文獻(xiàn)標(biāo)識碼: A
DOI:10.16157/j.issn.0258-7998.212004
中文引用格式: 顧泓,方震. 一款DVI視頻接收芯片的設(shè)計(jì)[J].電子技術(shù)應(yīng)用,,2022,,48(3):37-40.
英文引用格式: Gu Hong,F(xiàn)ang Zhen. Design of a DVI video receiver chip[J]. Application of Electronic Technique,,2022,,48(3):37-40.
0 引言
DVI(Digital Visual Interface)芯片在數(shù)字視頻領(lǐng)域應(yīng)用[1]廣泛且需求量巨大,,如數(shù)字電視,、個(gè)人電腦顯示屏、雷達(dá)顯示屏等均廣泛采用DVI技術(shù)[2-4],。國外對DVI技術(shù)的研究起步較早,,數(shù)字顯示工作組DDWG(Digital Display Working Group)于1999年就推出了DVI 1.0接口標(biāo)準(zhǔn)。標(biāo)準(zhǔn)采用T.M.D.S(Transition Minimized Differential Signaling)技術(shù)[5-6]將8 bit像素?cái)?shù)據(jù)轉(zhuǎn)換成10 bit進(jìn)行串行傳輸,,能夠支持三通道并行,,各通道串行速率高達(dá)1.65 Gb/s的UXGA格式像素[7-8]傳輸。在傳輸速率較高,、時(shí)鐘與數(shù)據(jù)相位關(guān)系不確定的情況下,,接收端如何恢復(fù)數(shù)據(jù)[9]成為了接收端設(shè)計(jì)的關(guān)鍵。
過采樣技術(shù)[10]可以有效解決上述數(shù)據(jù)接收的問題并且易于實(shí)現(xiàn),,但是對鎖相環(huán)(Phase Locked Loop,,PLL)的要求較高[11-12]。由于過采樣需要產(chǎn)生多個(gè)相位時(shí)鐘,,如3倍過采樣就要產(chǎn)生多達(dá)30個(gè)相位的時(shí)鐘,,這對PLL的設(shè)計(jì)是一個(gè)很大的挑戰(zhàn)。而本文采用的數(shù)據(jù)恢復(fù)方案基于3倍過采樣,,只需PLL產(chǎn)生12個(gè)相位的時(shí)鐘,,與文獻(xiàn)[13]相比大大減小了PLL的設(shè)計(jì)難度和功耗。文獻(xiàn)[14]會根據(jù)采樣結(jié)果產(chǎn)生相位調(diào)整信號輸出給相位調(diào)整電路,,調(diào)整PLL輸出時(shí)鐘相位至合適區(qū)間,,進(jìn)而采樣恢復(fù)出數(shù)據(jù),。而本文采用基于全數(shù)字的數(shù)據(jù)恢復(fù)方案,可直接根據(jù)采樣結(jié)果分析恢復(fù)出數(shù)據(jù),,這樣無需時(shí)鐘相位調(diào)整電路,,降低了芯片的硬件開銷,同時(shí)由于采用全數(shù)字邏輯實(shí)現(xiàn),,提高了電路的穩(wěn)定性,。
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作者信息:
顧 泓,,方 震
(中科芯集成電路有限公司,,江蘇 無錫214072)