在文章的開頭,，給大家提一個問題： 相同物理長度的兩段傳輸線如下圖所示，一段直線A,，一段繞線B,，A和B哪一段的延時會更大？

隨著高速電路的發(fā)展,，電路的設(shè)計在朝著高速高密度的方向發(fā)展,。速度和密度高了的話，各種信號完整性,、EMI的問題就出來,。這也就出現(xiàn)了各種各樣的設(shè)計要求規(guī)則，比如阻抗穩(wěn)定性,、同組同層,、等長設(shè)計等等。今天咱們就來討論一個由等長而引發(fā)的一個設(shè)計問題，即繞線設(shè)計,，如下圖所示：

在設(shè)計中,，特別是DDR3/4/5這類的設(shè)計，總會有很多的信號線存在,，每一組的數(shù)據(jù)或者地址控制命令信號線都有一定的等長要求,，如下所示為某芯片手冊的要求：

在設(shè)計時，當(dāng)達(dá)不到要求時,，工程師首先想到的都是繞線,，然后還出現(xiàn)了非常多的繞線方式。如下圖所示（此圖來自Intel PDG）：

本文就和大家聊一聊平時咱們繞線的方式到底存在一些什么問題,？為了完成這個問題的研究,，特意做了一個測試板，設(shè)計了研究對象為10inch的傳輸線,，一段做參考為直線（上）,，一段為繞線（下），如下圖所示：

 一般,，大家通常都會認(rèn)為,，這樣已經(jīng)算等長了，而且是完全等長,。但是,，通過測量其傳輸特性，測量的結(jié)果如下圖所示,，我們可以看到,，其差異還是不小，相差了12.73ps（紅色圓圈）,，而且繞線比直線傳輸?shù)母臁?/span>

這12.7ps換算成物理長度,，約為80mil。80mil的長度應(yīng)該是讓有經(jīng)驗的工程師嚇一跳,，畢竟平時硬件工程師說：給我做好等長,，誤差在2mil的時候都會跳起腳來大罵。當(dāng)然,，我們這里做實驗設(shè)計的為10inch,，通常很多布線都沒這么長，但是也有一些布線確實非常長的,。但是,，不管怎么樣，這個實驗都告訴了我們,，物理等長,，不等于實際設(shè)計就等長了,。這也是為什么，近年來,，業(yè)界一些廠商都提倡時序等長的原因,。

這是為什么呢？原因就在于繞線之后,，由于趨膚效應(yīng)和電磁場效應(yīng),，信號都是在表面?zhèn)鬟f。為了解釋此現(xiàn)象,，在ADS中設(shè)計了一段繞線,，進(jìn)行了電磁（EM）仿真，結(jié)果如下圖所示：

從上圖中,，我們可以看到,，在繞線的地方，都是在相對比較緊耦合處場電流密度比較大,，呈紅色,，在上方（與傳輸線平行）以及傳輸線的中心處，電流密度比較小,，呈淺色,，這就說明信號靠近邊沿處傳遞,，這樣就導(dǎo)致了信號傳遞的“更加快速”,，所用的時間更少（本來可以給大家放一張動態(tài)圖的，但是沒能做好,，有機(jī)會的時候,，再給大家show一下）。

 而直線的仿真結(jié)果如下圖所示（長度太長,，所以只截取一部分）：

通過以上的分析即可說明,，相同的物理長度，繞線的一段延時更小,，這樣,，我們就能回答前面提出來的問題了，顯然是A的延時更大（在上文中也說了繞線更快）,。

那么問題又來了,，工程師在設(shè)計時遇到不“等長”的時候，如何做好設(shè)計呢,？

第一,，把物理等長的觀念改為等時，及不管繞線還是直線,，需要的是傳輸延時是一樣的,。有的PCB設(shè)計工具是可以使用時間來表示物理長度的,；

第二，有時序關(guān)系的信號線,，在設(shè)計時做到同進(jìn)同出同設(shè)計,，盡量減少繞線；

第三,，如果某一段傳輸線確實要繞線,，繞線的形狀大一點，波與波的距離大一點,，或者繞的比直線更長一點,，至于繞多長，我也不知道,，還是請工程師進(jìn)行下仿真吧（這也就是為什么要進(jìn)行后仿真了）,。

當(dāng)然，好的,、方便的設(shè)計方法非常多,，此為拋磚引玉，希望大家把好的方法也分享出來,，有興趣的也可以進(jìn)一步的與我交流探討,。

【編者注：這種繞線的研究，并不是說每一種總線設(shè)計都需要這樣做,，對于一些低速信號,、對時序沒有特別要求的信號或者對EMI沒有特殊要求的項目，工程師可以不用考慮,。以上內(nèi)容僅供參考,。】