隨著電子技術(shù),、計(jì)算機(jī)應(yīng)用技術(shù)和EDA技術(shù)的不斷發(fā)展,，利用FPGA進(jìn)行數(shù)字系統(tǒng)的開發(fā)已被廣泛應(yīng)用于通信、航天,、醫(yī)療電子、工業(yè)控制等領(lǐng)域,，F(xiàn)PGA成為當(dāng)今硬件設(shè)計(jì)的首選方式之一,。PC／104是一種專門為嵌入式控制而定義的工業(yè)控制總線，以其獨(dú)特的堆棧式結(jié)構(gòu),、低功率等優(yōu)點(diǎn),，得到了廣泛的應(yīng)用。作為主流的現(xiàn)場(chǎng)總線,，工業(yè)控制局域網(wǎng)CAN(Controller Area Network)總線抗干擾能力強(qiáng),，易于組網(wǎng)，具有非常廣闊的應(yīng)用前景,。獨(dú)特的PC／104總線與CAN總線的結(jié)合,，進(jìn)一步拓寬了CAN總線的應(yīng)用領(lǐng)域。
1基于FPGA的CAN核設(shè)計(jì)
本設(shè)計(jì)采用了Altera公司的Cyclone III系列FPGA EP3C25,，開發(fā)平臺(tái)采用了Altera公司的Quartus II軟件,。CAN核的設(shè)計(jì)以SJA1000功能結(jié)構(gòu)為基礎(chǔ),。
CAN核的功能框圖如圖1所示。該CAN總線控制器IP核,，遵循CANbus 2.0標(biāo)準(zhǔn),，其功能和寄存器操作與SJA1000兼容。IP核采用VHDL編碼,，并采用容錯(cuò)設(shè)計(jì),，可抑制存儲(chǔ)性器件的數(shù)據(jù)位翻轉(zhuǎn)，大大提高了IP核的可靠性,。CAN核可在FPGA中實(shí)現(xiàn),，也可以實(shí)現(xiàn)為ASIC。其中包含3個(gè)主要模塊：寄存器組(can_registers),，位時(shí)序邏輯(can_btl),，位流處理器(can_bsp)。
寄存器組(CAN Register)：外部微處理器可以通過地址直接訪問這些寄存器,。發(fā)送數(shù)據(jù)時(shí),，微處理器將要發(fā)送的數(shù)據(jù)寫入發(fā)送緩沖器，置位命令寄存器的發(fā)送請(qǐng)求位來啟動(dòng)發(fā)送,。接收到數(shù)據(jù)后,，核心控制器將其存在接收緩沖器，并通知位控制器將其取走,。同時(shí),，CAN寄存器中還有1個(gè)64字節(jié)的接收FIFO，可以1次存儲(chǔ)至少2個(gè)數(shù)據(jù)幀,。
位時(shí)序邏輯(BTL)：用來監(jiān)視CAN總線并處理與CAN總線相關(guān)的位時(shí)序,。在消息的開始處，當(dāng)位時(shí)序邏輯檢測(cè)到總線上由隱性位(recessive)到顯性位(dominant)的跳變時(shí),，就會(huì)將其內(nèi)部邏輯同步到位流,，稱之為硬同步；隨后,，在接收消息的過程中,，檢測(cè)到隱性位到顯性位的跳變時(shí)，便會(huì)重同步到位流,，稱之為軟同步,。位時(shí)序邏輯還要根據(jù)總線定時(shí)寄存器0和總線定時(shí)寄存器1的值來決定每個(gè)位周期采樣點(diǎn)的位置，以補(bǔ)償傳輸延遲和相位漂移所造成的誤差,；同時(shí),，根據(jù)總線定時(shí)寄存器1的設(shè)置采取相應(yīng)的采樣模式(單次采樣或3次)對(duì)總線上的數(shù)據(jù)采樣。
位流處理器(BSP)：根據(jù)其實(shí)現(xiàn)的功能分為3個(gè)模塊：數(shù)據(jù)接收模塊,、數(shù)據(jù)發(fā)送模塊和錯(cuò)誤處理模塊,。數(shù)據(jù)接收模塊將從位時(shí)序邏輯送過來的采樣數(shù)據(jù)去除位填充后送到移位寄存器進(jìn)行串并轉(zhuǎn)換,，之后對(duì)并行數(shù)據(jù)進(jìn)行CRC校驗(yàn)，在消息接收完時(shí)發(fā)送應(yīng)答信號(hào),，表示接收無誤,。最后將接收到的消息的特征碼與驗(yàn)收屏蔽寄存器的內(nèi)容進(jìn)行比較，以決定是否將接收的消息寫入接收FIFO,。數(shù)據(jù)接收模塊將要發(fā)送的數(shù)據(jù)組成幀并進(jìn)行CRC計(jì)算,，之后送入移位寄存器進(jìn)行并串轉(zhuǎn)換，然后將串行數(shù)據(jù)編碼(位填充)后送到總線上,。錯(cuò)誤監(jiān)視模塊根據(jù)協(xié)議規(guī)范中描述的錯(cuò)誤監(jiān)視機(jī)制檢測(cè)系統(tǒng)錯(cuò)誤,，并設(shè)置相應(yīng)的寄存器，通知設(shè)備控制器,。模塊根據(jù)協(xié)議描述的12種錯(cuò)誤監(jiān)視規(guī)則,，在適當(dāng)情況下對(duì)計(jì)數(shù)器進(jìn)行加、減或清除,?？刂破鞲鶕?jù)這兩個(gè)計(jì)數(shù)器的值以及錯(cuò)誤限制寄存器的值來決定自己的故障狀態(tài)：錯(cuò)誤激活(Error Active)，錯(cuò)誤認(rèn)可(Error Passire)或總線關(guān)閉(Bus off On),。
2硬件電路設(shè)計(jì)
根據(jù)系統(tǒng)的總體設(shè)計(jì)方案,，因?yàn)楝F(xiàn)有的CAN總線收發(fā)器最大的工作頻率為1 MHz，在提高CAN的通信速度后,，現(xiàn)有的CAN總線收發(fā)器就不能滿足需要了,，因此改用RS485收發(fā)器。由于RS485收發(fā)器是差分傳輸,，不能完成通信卡的自發(fā)自收功能,，因此需要外置的CAN Hub。另外,，要進(jìn)行光纖傳輸,，要完成光的邏輯總線結(jié)構(gòu)，也需要外置Hub,。因此，本硬件設(shè)計(jì)分為CAN通信板的設(shè)計(jì)和CAN Hub的設(shè)計(jì)兩部分,。
(1)CAN通信板硬件電路設(shè)計(jì)
CAN通信板的核心器件是FPGA,，同時(shí)完成“雙光雙電”通信，硬件通信板結(jié)構(gòu)如圖2所示,。
作為PC／104系統(tǒng)的模塊,，要接在PC／104總線上，所以要在數(shù)據(jù),、地址,、控制總線上與PC／104標(biāo)準(zhǔn)規(guī)定的總線標(biāo)準(zhǔn)一致,。
本設(shè)計(jì)要進(jìn)行四冗余設(shè)計(jì)，在設(shè)計(jì)中要添加4個(gè)CAN核,，選用Altera公司Cyclone II系列的FPGA EP3C25,。
由于PC／104的工作電壓為5 V，而FPGA的工作電壓為3.3 V,，因此在PC／104和FPGA之間要加入1個(gè)電平轉(zhuǎn)換器74LVC245來保護(hù)FPGA,。
(2)光收發(fā)電路
本系統(tǒng)的高速光發(fā)射器采用HFBR-1414低功耗高速光發(fā)射器件，其光發(fā)射波長為820 nm,。此發(fā)射器能夠與以下4種光纖配合使用：50／125 μm,、62.5／125 μm、100／140 μm,、200 μm(HCS),。HFBR-1414采用了雙鏡片的光學(xué)系統(tǒng)，光發(fā)射效率高,，當(dāng)驅(qū)動(dòng)電流為60 mA時(shí),，在50／125 μm光纖上可得到-15 dBm的光功率。光接收器采用HFBR-2412,，其內(nèi)部集成了光電二極管,、直流電路和開集電極的肖特基晶體管。HFBR-2412光接收器能與光發(fā)射器HFBR-1414及50／125 μm,、62.5／125 μm,、100／140 μm、200 μm(HCS)的光纖配合使用,，最高通信速率可達(dá)5 MB,。由于采用了開集電極電路，此接收器兼容TTL及CMOS電平,。該電路的通信距離最遠(yuǎn)可達(dá)1.7 km,。
為提高CAN通信板的抗震性，抗干擾性等綜合性能,，采用了雙面布線設(shè)計(jì),。該通信板尺寸規(guī)格嚴(yán)格按照PC／104板的要求做。
(3)冗余設(shè)計(jì)及CAN Hub設(shè)計(jì)
該通信板設(shè)計(jì)了4路冗余,，工作時(shí)只有1路CAN通道進(jìn)行工作,，采用高位片選的方式進(jìn)行工作通道的選擇，其片選模塊在FPGA內(nèi)部設(shè)計(jì)完成,。
(4)GAN Hub的設(shè)計(jì)
由于本系統(tǒng)采用“雙光雙電”四冗余的電路設(shè)計(jì),，為提高通信速度，采用485收發(fā)器代替標(biāo)準(zhǔn)的CAN收發(fā)器,。光是“點(diǎn)對(duì)點(diǎn)”的傳輸,，485收發(fā)器是差分傳輸,，在形式上都無法構(gòu)成總線式結(jié)構(gòu)。因此,，引入CAN Hub來對(duì)信號(hào)進(jìn)行處理,，在邏輯上達(dá)到總線式的結(jié)構(gòu)。
3軟件設(shè)計(jì)
CAN通信板的正常工作離不開強(qiáng)大的軟件支持,，本系統(tǒng)中控制部分的核心采用PC／104嵌入式計(jì)算機(jī)系統(tǒng),。PC／104嵌入式計(jì)算機(jī)擁有可以和PC機(jī)媲美的強(qiáng)大功能，CAN通信板軟件部分的開發(fā)和設(shè)計(jì)就是在PC／104計(jì)算機(jī)上完成的,，采用C語言進(jìn)行設(shè)計(jì),。C語言具有通用性、高效性和實(shí)時(shí)性,，能滿足儀器的實(shí)時(shí)性要求,。在設(shè)計(jì)過程中采用了模塊化、結(jié)構(gòu)化的設(shè)計(jì)方法,，把軟件按功能分成若干個(gè)模塊,，這些模塊既有一定的獨(dú)立性，又有一定聯(lián)系,。每個(gè)模塊的編制要求相對(duì)獨(dú)立,，以便對(duì)各模塊進(jìn)行檢驗(yàn)調(diào)試和修改、維護(hù),。這種框架模式的程序可以保證良好的通用性,、可維護(hù)性、可擴(kuò)展性,、移植性,、互換性和獨(dú)立性。
由于CAN核的內(nèi)部結(jié)構(gòu)和SJA1000一樣,，因此,，開發(fā)時(shí)就像面對(duì)SJA1000一樣，編寫起來簡單方便,。本設(shè)計(jì)采用中斷處理的方式來進(jìn)行任務(wù)的處理,。在中斷到來后進(jìn)行相應(yīng)的處理就可以了。
通信板初始化流程如圖3所示,。
數(shù)據(jù)發(fā)送流程如圖4所示,，數(shù)據(jù)接收流程如圖5所示。
4系統(tǒng)的仿真
采用Modelsim進(jìn)行仿真,。
系統(tǒng)的測(cè)試平臺(tái)(TestBench)，例化了模塊can4core和1個(gè)CAN核cantop,，并仿真它們之間的通信,。
本仿真完全按照CAN核正常工作過程進(jìn)行,，仿真過程如下：
①初始化設(shè)置。首先進(jìn)行時(shí)間寄存器的設(shè)置和數(shù)據(jù)格式的設(shè)置,。通過平臺(tái)對(duì)本系統(tǒng)設(shè)計(jì)模塊和CAN核進(jìn)行設(shè)置,。
②同步測(cè)試。包括硬同步測(cè)試和重新同步測(cè)試,。一個(gè)硬同步后,，內(nèi)部的位時(shí)間以同步段重新開始。硬同步使引起硬同步的跳變沿位于重新開始的位時(shí)間同步段之內(nèi),。
③空FIFO測(cè)試(test_empty_fifo_ext),。該測(cè)試通過接收2個(gè)數(shù)據(jù)幀，然后讀取接收緩沖器,，接著清空緩沖器,，再讀取緩沖器，反復(fù)清空和讀取,，看FIFO中的數(shù)據(jù)是否被完全清除,。
④滿FIFO測(cè)試(test_full_fifo_ext)。首先清空寄存器,，然后通過不斷地接收數(shù)據(jù)幀來填滿FIFO并讀取信息,，檢測(cè)是否能正常工作。
⑤總線空閑測(cè)試(bus-off-test),。通過不斷發(fā)送數(shù)據(jù)來使總線處于忙狀態(tài),，致使總線產(chǎn)生錯(cuò)誤，測(cè)試中斷寄存器是否能檢測(cè)到錯(cuò)誤,，以及錯(cuò)誤清除后CAN核能否繼續(xù)正常工作,。
⑥Basic CAN模式發(fā)送幀檢測(cè)。測(cè)試CAN核能否正常發(fā)送幀,。
⑦寄存器測(cè)試,。通過不停地讀寫寄存器，檢測(cè)CAN核寄存器是否正常工作,。
⑧總線上數(shù)據(jù)的傳輸,。仿真過程中重要的一點(diǎn)就是總線上是否能夠正常傳輸數(shù)據(jù)信息。
經(jīng)過仿真可以看到該CAN通信板突破了SJA1000在速度方面的限制,，傳輸速度可達(dá)2 MHz,，有效傳輸速率得到了大幅提高，工作性能良好,。
結(jié)語
本文設(shè)計(jì)的CAN總線通信板完成了PC／104與CAN總線的通信轉(zhuǎn)換,，改變了傳統(tǒng)的應(yīng)用CAN控制器加外部控制器的設(shè)計(jì)方法，在設(shè)計(jì)CAN核的基礎(chǔ)上，將通信板中所有數(shù)字信號(hào)處理部分都放在FPGA內(nèi)部來實(shí)現(xiàn),，使通信速度得到很大提高,。無論是在傳輸速率還是在抗干擾、抗震性等方面,，CAN核應(yīng)用的綜合性能都得到了很大的提高,。