當涉及到計算運營成本和電信基礎設施項目的碳足跡時,,功耗成為一個越來越重要的變量。例如,,在美國平均每個滿負荷3G基站的費用大約為1600美元/年,,或在歐洲大約為3200美元/年。這表明,,一個典型的歐洲運營商運行2萬個基站會消耗58MW功率,,折算為每年6200萬美元左右,。除了這些費用,每個基站的功耗估計為每年每個基站有11噸二氧化碳的排放量,。對于這些運營商,,功耗就是成本。 FPGA已經成為基站結構的最重要的組成部分之一,,所以人們關注FPGA的焦點是使功耗降至最低?! ?/p>
例如,,為了盡量減少功耗,LatticeECP3 FPGA系列采用可變的溝道長度,,優(yōu)化的低功耗晶體管,,以及改進的布線默認和算法。結果在典型設計中,,與同類擁有SERDES功能的FPGA的競爭產品相比較,,ECP3的靜態(tài)功耗減少了80%,總功耗減少了50%多,。
系統(tǒng)設計人員在使用FPGA時通常要考慮FPGA的四部分的功耗:
預編程的靜態(tài)(靜態(tài))器件的功耗
預編程的靜態(tài)器件的功耗是指FPGA在編程之前的功耗,。即當FPGA已上電,但處于未編程的狀態(tài)時,,這就是靜態(tài)器件的功耗,。重要的是在此期間該器件不會消耗大
量的功耗,從概念上來說,,FPGA器件會消耗過多的功耗,,并有可能關閉電源,阻止電路板對系統(tǒng)成功地初始化,。因此,,FPGA供應商必須精心設計具有低靜態(tài)功耗的晶體管,而不影響要求更高的性能的區(qū)域(如I/O和SERDES),。
浪涌編程電流:(浪涌電流/對器件編程直到編程結束時所需要的功耗)
在過去,,浪涌電流編程一直是FPGA廠商面對的問題。浪涌編程電流實際上已超過一個典型應用的功耗,,以及實際的額定電源/穩(wěn)壓器功率,。這當然是不可取的,萊迪思對設計產品投入了相當大的精力,,使編程電流(浪涌)處于任何典型應用的功耗之下,。萊迪思在數據手冊和功耗計算器工具中說明并跟蹤了浪涌的情況。
后編程的靜態(tài)功耗: '零MHz '頻率時器件的功耗
編程后靜態(tài)功耗是FPGA功耗的重要組成部分,。這是由于在FPGA中有大量的晶體管(通常為8至10倍于用同等的ASIC邏輯來實現的數量,,配置和多路復用器不包括在內),,所有這些器件都有少量的泄漏電流。無論晶體管是否被使用,,這些晶體管的漏電流(用于切換的復用器,,RAM單元等)通常是“永遠存在的”,并吸收功率,。通常情況下,,編程后靜態(tài)功耗等于或大于靜態(tài)器件功耗。有一些最新的創(chuàng)新解決功耗網格的方法,,去除這些特殊晶體管的功耗,,這將減少這部分的靜態(tài)功耗。
動態(tài)功耗:非零頻率所增加的功耗,。 (即P = kcV2f)
動態(tài)功耗遵循kcV2f規(guī)則,,通常受設計人員的控制。根據正在實施的不同類型的設計(始終開啟,,時刻處理,,設計的數據路徑的類型對比喚醒、處理和返回睡眠的設計類型等),,無論是動態(tài)功耗,,還是編程后的靜態(tài)功耗都是功耗分析中的最重要組成部分。
功耗是與溫度密切相關的,。隨著FPGA的自身發(fā)熱,,由于晶體管的漏電流的增加,功耗隨之增加,。在極端的情況下,,器件非常熱以至晶體管不能關閉,這種情況被稱為熱失控,。功耗分析被視為任何FPGA設計過程中的至關重要的一部分,。使用功耗分析,設計人員會確信設計將工作于設計環(huán)境之中,。使用各種技術方法用以控制溫度,,如風扇、散熱片,、修改設計,,I/O標準等。
建立 “模擬環(huán)境”的功耗模型
除了FPGA架構的改進之外,,在低功耗設計過程中,,基于軟件的工具是很有價值的。例如,,萊迪思的功耗計算器(圖1),,包含了模擬環(huán)境的功耗模型,,工具中擁有圖形化的功耗顯示和多種有用的報告。熱電阻可選模型模擬了真實的各種熱的情況,,包括散熱片,,氣流及印刷電路板的復雜性,而圖形化的功耗曲線反映了工作溫度,。印刷電路板組裝后,,基于軟件的功耗計算器可用于前,后FPGA設計過程,,以分析所預期的功耗,。
圖1功耗計算器可用于設計周期中的任何階段。切換率的早期估計以后可以用模擬結果來取代,。精確的功耗計算器計算所有結構單元的電流和功耗,并提供熱模型,,以模擬真實的系統(tǒng)條件
總結
成功的低功耗設計是取決于結構還是工藝,?答案不是傳統(tǒng)的觀點認為是正確的東西。先進的工藝并不能夠保證低功耗:在結構和電路設計階段提出的折衷方案對最終的結果是至關重要的,。如果FPGA針對性能而優(yōu)化,,必將導致更高的整體功耗。對于把高性能的電路放在哪些絕對需要的地方,,設計人員必須做出權衡,,同時針對低功耗,優(yōu)化芯片的其他區(qū)域,。傳統(tǒng)的FPGA廠商僅期望下一個工藝節(jié)點以獲得可估量的更小的功耗,。然而,65納米的LatticeECP3表明它有可能比40/45nm的競爭器件具有更低的功耗,。在這種模式轉變的核心是安排了巧妙的電路和晶體管設計,。