摘　要： 提出了一種以DDS器件為核心的HF通用信號(hào)產(chǎn)生" title="信號(hào)產(chǎn)生">信號(hào)產(chǎn)生平臺(tái)的硬件結(jié)構(gòu)；從系統(tǒng)結(jié)構(gòu)的角度出發(fā),，詳細(xì)描述了平臺(tái)的硬件結(jié)構(gòu)及工作流程,；介紹了DDS原理,，并對(duì)采用的AD9854芯片進(jìn)行了簡(jiǎn)單介紹。
　　關(guān)鍵詞： DDS 信號(hào)產(chǎn)生 頻率綜合

?

1 硬件平臺(tái)概述
　　HF通用信號(hào)產(chǎn)生平臺(tái)在綜合控制器的控制下產(chǎn)生1.5M~30MHz的HF標(biāo)準(zhǔn)通信信號(hào)(包括AM,、FM,、FSK、SSB,、DSB,、CW等)，輸出電平-40~0dBm,，步進(jìn)值1dB,。平臺(tái)主要由綜合控制器,、HF信號(hào)產(chǎn)生器" title="產(chǎn)生器">產(chǎn)生器、HF頻率綜合器,、功放和天線五個(gè)模塊單元組成,，如圖1所示。綜合控制器實(shí)現(xiàn)平臺(tái)的整體控制,，主要包括FPGA配置,、信號(hào)參數(shù)控制等。HF信號(hào)產(chǎn)生器主要由FPGA控制單元,、DDS信號(hào)產(chǎn)生單元等部分組成,。為濾除信號(hào)產(chǎn)生器中的雜散頻率分量，保證輸出信號(hào)的質(zhì)量,，采用截止頻率為30MHz的低通濾波器,。HF頻率綜合器產(chǎn)生300MHz時(shí)鐘信號(hào)，提供給DDS使用,。信號(hào)產(chǎn)生器生成的通信信號(hào)經(jīng)功放,、天線輸出。
2 綜合控制器
　　綜合控制器主要由工控計(jì)算機(jī),、控制器接口卡等組成,。系統(tǒng)采用分層控制方式，控制參數(shù)" title="控制參數(shù)">控制參數(shù)由控制人員通過(guò)綜合控制器的控制界面輸入或接收外部的控制指令來(lái)獲取,。這些控制參數(shù)通過(guò)工控機(jī)中的控制接口卡,，經(jīng)分系統(tǒng)中相應(yīng)的控制參數(shù)接口輸入到相應(yīng)的分系統(tǒng)中，以實(shí)現(xiàn)對(duì)平臺(tái)各個(gè)單元的工作模式及具體通信參數(shù)的控制,。綜合控制器在工作時(shí),，負(fù)責(zé)向其控制的設(shè)備注入運(yùn)行參數(shù)，工作時(shí)對(duì)可控設(shè)備的工作狀態(tài)(基帶信號(hào)類型,、碼速率,、信號(hào)樣式、工作頻率,、功率輸出,、跳頻參數(shù)等)進(jìn)行調(diào)控，根據(jù)指令刷新運(yùn)行參數(shù),。其工作過(guò)程如圖2所示,。根據(jù)所采用的控制方案可以將控制系統(tǒng)分為兩部分，一是綜合控制器中的控制接口卡,，另一部分是各個(gè)模塊單元(即信號(hào)產(chǎn)生器,、頻率綜合器)的控制參數(shù)接口。
　　控制接口卡采用微機(jī)PCI插卡的模式,，實(shí)現(xiàn)微機(jī)與模擬器之間的連接,?？刂平涌诳ㄕ加?個(gè)I/O" title="I/O">I/O口地址，讀寫(基地址+0)端口代表地址數(shù)據(jù)總線上傳輸8位數(shù)據(jù)信息,，寫(基地址+2)端口代表地址數(shù)據(jù)總線上傳輸高8位地址信息,，寫(基地址+7)端口代表地址數(shù)據(jù)總線上傳輸?shù)?位地址信息，(基地址+3),、(基地址+4),、(基地址+5)、(基地址+6)端口則控制GPS秒信號(hào)的輸出,，以產(chǎn)生模擬器所需的啟動(dòng),、結(jié)束脈沖?？刂平涌诳üδ苁疽鈭D如圖3所示,。
3 HF信號(hào)產(chǎn)生器
　　HF信號(hào)產(chǎn)生器采用了軟件無(wú)線電的思想：首先在硬件上搭建一個(gè)通用的通信信號(hào)平臺(tái)，每一種特殊的調(diào)制方式和工作體制都有一套專門的軟件來(lái)完成,，實(shí)際使用過(guò)程中只需要在通用的通信平臺(tái)上加載一定的軟件即可完成特定的功能。HF信號(hào)產(chǎn)生器包括控制參數(shù)接口和信號(hào)產(chǎn)生單元,。
3.1 控制參數(shù)接口
　　控制參數(shù)接口主要實(shí)現(xiàn)各模塊單元控制參數(shù)的獲取,。其功能示意圖如圖4所示，主要由一片可編程CPLD芯片(isp1032E-70LJI)編程實(shí)現(xiàn),。
3.2 信號(hào)產(chǎn)生單元
　　本單元所采用的硬件平臺(tái)方案為DDS+FPGA方案,，DDS實(shí)現(xiàn)信號(hào)調(diào)制，F(xiàn)PGA實(shí)現(xiàn)信號(hào)處理,。DDS本身具備信號(hào)的頻率調(diào)制,、相位調(diào)制及幅度調(diào)制功能，因此信號(hào)處理部分需要完成相應(yīng)的基帶數(shù)據(jù)處理并能夠同步控制DDS,。FPGA是一種現(xiàn)場(chǎng)可編程邏輯陣列,，它內(nèi)部含有大量的實(shí)現(xiàn)組合邏輯的資源，借助于EDA工具,，設(shè)計(jì)者可以很方便地將這些邏輯門連接起來(lái)組成乘法器,、地址發(fā)生器等各種邏輯塊，利用這些邏輯模塊又可以組成FIR,、FFT等更高級(jí)別的邏輯結(jié)構(gòu)^[1],。像微處理器一樣，基于RAM的FPGA可以無(wú)限制地重復(fù)編程,，本系統(tǒng)中加載一個(gè)新的設(shè)計(jì)只需要幾百毫秒,，這樣利用實(shí)時(shí)現(xiàn)場(chǎng)重構(gòu)可以大大減少硬件的開銷。
　　信號(hào)產(chǎn)生單元采用軟件無(wú)線電技術(shù),，即采用通用的硬件平臺(tái),，依據(jù)加載不同的軟件來(lái)實(shí)現(xiàn)不同的功能,。標(biāo)準(zhǔn)信號(hào)產(chǎn)生器的工作流圖如圖5所示。
　　顯然,，系統(tǒng)在工作中將各種調(diào)制方式體現(xiàn)為不同的調(diào)制文件(*.o),，新的調(diào)制方式對(duì)于系統(tǒng)而言只是增加調(diào)制文件，這是典型的軟件無(wú)線電思想,。在信號(hào)產(chǎn)生單元中,，這些調(diào)制文件的載體是FPGA，這里需要考慮的是如何靈活地實(shí)現(xiàn)調(diào)制文件的加載,，或者說(shuō)如何根據(jù)上層需要,，對(duì)FPGA進(jìn)行任意構(gòu)造。根據(jù)任務(wù)改變的需要,，在不同的任務(wù)階段,，利用其現(xiàn)有的硬件資源，按需要形成不同的功能,，完成不同的用途,。這種轉(zhuǎn)換是完全的，包括功能,、算法,、芯片管腳定義等。
　　本文中筆者采用的系統(tǒng)重構(gòu)方法是：軟件平臺(tái)可對(duì)功能電路進(jìn)行編程,、編譯,、仿真和控制等，形成構(gòu)造代碼(比特流文件),，即調(diào)制文件不通過(guò)外部ROM,，而是借助系統(tǒng)總線，送入FPGA配置存儲(chǔ)器,，實(shí)現(xiàn)相應(yīng)功能,。FPGA這種動(dòng)態(tài)數(shù)據(jù)配置流程如圖6所示。
　　控制參數(shù)由控制人員通過(guò)微機(jī)或工作站的控制界面輸入,，這些控制參數(shù)通過(guò)控制接口卡,，送到控制總線與數(shù)據(jù)總線上，平臺(tái)中的各部分通過(guò)自身的分系統(tǒng)控制接口獲取相應(yīng)的參數(shù),。這樣,，控制人員就可以實(shí)現(xiàn)對(duì)各個(gè)部分的控制，完成具體通信參數(shù)的通信方式的生成,。
　　分系統(tǒng)控制接口是軟件無(wú)線電硬件平臺(tái)中參數(shù)獲取接口,，在這里添加FPGA配置邏輯，以完成配置流程。依靠這一控制流程,，只需要在軟件中對(duì)特定的I/O端口進(jìn)行讀/寫操作,，即可實(shí)現(xiàn)FPGA這些配置信號(hào)的生成。圖7所示為HF標(biāo)準(zhǔn)信號(hào)產(chǎn)生器實(shí)現(xiàn)框圖,。
4 DDS
4.1 DDS原理
　　DDS技術(shù)從相位概念出發(fā),，直接對(duì)參考正弦信號(hào)進(jìn)行抽樣，得到不同的相位,，然后通過(guò)數(shù)字計(jì)算技術(shù)產(chǎn)生對(duì)應(yīng)的電壓幅度,，最后濾波平滑輸出所需頻率。下面以正弦函數(shù)的產(chǎn)生為例建立DDS的概念,。假定一個(gè)頻率為f_c的載波,，其時(shí)域表達(dá)式為C(t)=Acos(2πf_ct+θ0)。由上式可以看出：C(t)是關(guān)于相位的一個(gè)周期函數(shù),，如果存儲(chǔ)整個(gè)周期內(nèi)每個(gè)相位對(duì)應(yīng)的幅度值,，那么對(duì)于任意一個(gè)頻率的載波，在任意一個(gè)時(shí)刻,，只要知道載波的相位,，就可以通過(guò)查表得到C(t)的值。這就是DDS的基本原理,。
　　DDS的基本組成如圖8所示,。它由相位累加器、只讀存儲(chǔ)器(ROM),、數(shù)模轉(zhuǎn)換器(DAC)及低通濾波器(LPF)組成。f_c為時(shí)鐘頻率,，K為頻率控制字" title="控制字">控制字,，N為相位累加器的字長(zhǎng)，m為ROM地址線位數(shù),，n為ROM數(shù)據(jù)線位數(shù)(為DAC的位數(shù)),。
　　DDS在結(jié)構(gòu)上可劃分為數(shù)控振蕩器NCO(Numeric Control Oscillator)和數(shù)模轉(zhuǎn)換器DAC(Digital Analog Converter)兩個(gè)模塊。模塊NCO實(shí)現(xiàn)由數(shù)字頻率值輸入生成相應(yīng)頻率的數(shù)字波形,，其工作過(guò)程為：
　　模塊DAC將NCO產(chǎn)生的數(shù)字幅度值線性地轉(zhuǎn)為模擬幅度值,，DDS產(chǎn)生的混疊干擾由DAC之后的低通濾波器濾除。DDS的頻率分辨率為最低輸出頻率△f_min=f_c/2^N,，只要N足夠大,，即累加器有足夠的長(zhǎng)度，總能得到所需的頻率分辨率,。輸出頻率f_O由頻率控制字K決定,，即f_O=K·f_c/2^N。根據(jù)奈奎斯特采樣定理，DDS的最高輸出頻率f_Omax應(yīng)小于f_c/2,，在實(shí)際中,， f_Omax一般只能等于f_c的40%。DDS的頻譜中相位噪聲小,，但離散寄生信號(hào)明顯,。其雜散噪聲來(lái)源于相位截?cái)嗾`差、幅度量化誤差和由DAC產(chǎn)生的誤差,。
4.2 AD9854
　　AD9854是由AD公司生產(chǎn)的單片DDS芯片,，它集成了48-Bit頻率累加器、48-Bit相位累加器,、正余弦波形表,、12位正交數(shù)模轉(zhuǎn)換器以及調(diào)制和控制電路，能在單片上完成頻率調(diào)制,、相位調(diào)制,、幅度調(diào)制以及IQ正交調(diào)制等多種功能，具有廣闊的應(yīng)用領(lǐng)域,。文獻(xiàn)^[2]列出了AD9854輸出信號(hào)的窄帶,、寬帶雜散的例子,如圖9、10,。
　　AD9854通過(guò)內(nèi)部的一個(gè)長(zhǎng)39B的寄存器標(biāo)存儲(chǔ)相關(guān)的各種控制字和狀態(tài)字,。用戶通過(guò)I/O與該寄存器表通信。I/O緩沖區(qū)的內(nèi)容必須在更新脈沖的作用下才能刷新到寄存器表中,，這樣可以很好地達(dá)到同步,。I/O與外部有并行和串行兩種通信方式，工作在并行通信模式時(shí),，端口的更新速率最高為100MHz,。
　　AD9854的頻率控制字長(zhǎng)為48位，則平臺(tái)輸出信號(hào)的可編程控制頻率精度為：△f=300×10⁶/248=1.066×10^-6,。AD9854的相位控制字長(zhǎng)14位,，則平臺(tái)輸出信號(hào)的可編程控制相位精度為：P_min=π/2¹⁴=1.917×10^-4。
　　各種通信調(diào)制信號(hào)的生成過(guò)程是平臺(tái)工作的另一重要內(nèi)容,，因篇幅所限未做論述,。FPGA的發(fā)展趨勢(shì)是在內(nèi)部軟嵌入或硬嵌入DSP芯核，如QuickLogic公司的QuickDSP系列,，它提供了嵌入式DSP構(gòu)件并能很容易地實(shí)現(xiàn)DSP模塊與可編程邏輯的同步,。這些產(chǎn)品的出現(xiàn)將會(huì)打破軟件無(wú)線電的技術(shù)瓶頸，進(jìn)一步推動(dòng)軟件無(wú)線電的發(fā)展,。
參考文獻(xiàn)
1 Xilinx公司. Virtex 2.5V field programmable gate array.2000
2 AD公司. AD9854.2000
3 曹志剛,，錢亞生. 現(xiàn)代通信原理. 北京：清華大學(xué)出版社,，1998
4 http://www.xinlinx.com