1引言

近幾年來，非對稱數(shù)字用戶線ADSL(AsymmetricDigitalSubscriberLine)作為網絡“最后一公里”問題解決方案應用廣泛,。我國ADSL業(yè)務已成為運營商收入的主要增長點之一,。因此，無論是ADSL業(yè)務的開通,，還是正常的運營維護,，都需一系列測試，而斷點測試是其中一項重要測試,。

而早期電橋測試儀表操作復雜,，測試時要求雙方配合,，并需知道準確的線纜長度等技術數(shù)據；測量精度受環(huán)境溫度,、電磁干擾等因素的影響。且一般線務人員不易掌握,，無法準確測量?，F(xiàn)有線纜測試專用儀表都需對線務人員進行培訓，準確定位并計算采集的波形方可得到測試結果,。介紹一種運用時域脈沖回波原理測量ADSL線纜故障點位置的測試儀,，只需單人操作，一鍵測試,，小巧輕便,，上手即會運用。

2時域脈沖回波原理

測試時向線纜一端注入低壓脈沖,，該脈沖沿線纜傳播(傳播速度與光速為同一級別),，當遇到故障點，脈沖產生反射回到測量點,，通過儀器獲得發(fā)射脈沖與反射脈沖的時間差△t,，又已知脈沖在線纜中的波速度v，可得到故障點距離L：


由于脈沖發(fā)射接收均在同一測試點,，如果在一個脈沖時間內發(fā)射脈沖與反射脈沖重疊,，因此不能測出故障點距離，這樣則出現(xiàn)測試盲區(qū),。為減小測試盲區(qū),，必須減小脈沖寬度，但這會導致發(fā)射脈沖能量的減弱,，從而反射脈沖獲取的難度,，不利于長距離測量增加。為解決上述矛盾,，本線纜測試儀采用寬度可變的脈沖,，并提高脈沖幅度，測試不同長度的線路,。

3系統(tǒng)設計

3．1系統(tǒng)硬件設計

圖1為該測試系統(tǒng)工作原理框圖,。
 

其基本工作原理為：測試時通過人機鍵盤設置脈沖寬度，單片機發(fā)送測試開始指令和脈寬控制字,，F(xiàn)PGA接收到測試指令,，根據脈寬控制字產生脈沖并開始計數(shù)，脈沖經發(fā)射電路到被測線纜,。遇到斷點后,，脈沖原路返回,，再經信號接收電路產生下降沿，使FPGA停止計數(shù),，并將計數(shù)值傳給單片機,，從而計算出斷點位置，并通過顯示電路顯示,，單片機通過串口與PC機通信,，傳輸所測數(shù)據。而電源電路提供系統(tǒng)所需電源,。

3．1．1單片機STC12C5410AD模塊

由于該測試儀是手持式設計,，需考慮合理的電源管理。因此單片機選擇帶電源管理功能的STC12C5410AD器件,，其低功耗設計可使其處于空閑和睡眠模式,。通過設置電源管理寄存器使其進入睡眠模式，并自動斷開各電路模塊電源,，以減少整機功耗,，且能夠通過外部喚醒模式啟動系統(tǒng)。而且該單片機自帶硬件看門狗,，全雙工異步串行口和10位8通道A／D轉換器,，通過設置硬件看門狗寄存器實現(xiàn)程序的抗干擾；通過A／D轉換通道擴展按鍵,，節(jié)省I／O端口,；并利用串口與PC通信。STC12C5410AD還帶有增強型8051內核,。能夠在1個時鐘／機器周期下運行,，速度比普通的8051要高8～12倍。通過8位可配置的I／O端口與FPGA進行數(shù)據交互,，對FPGA配置脈寬,，讀取FPGA計數(shù)值并計算脈沖往返時間及線纜長度，最后控制LCD顯示,。

3．1．2FPGA模塊

圖2為FPGA脈沖產生接收框圖,。FPGA產生寬度可調的脈沖，按系統(tǒng)設計要求單片機向FPGA預置一個數(shù),，狀態(tài)機處于低電平,，在接收到單片機啟動命令后，計數(shù)器1開始計數(shù),，與此同時狀態(tài)機置高,，每一個時鐘脈沖沿到來時，計數(shù)器1值與預置數(shù)比較,，直到兩者相等,，狀態(tài)機才轉為低電平,，這樣就發(fā)射一個脈沖。
 

測試儀所能采集到的反射脈沖在測試盲區(qū)外至少有2個,，而有用的為前兩個：一個是發(fā)射脈沖直接經接收電路得到,，另一個是由線纜反射再經接收電路得到。若有其他脈沖則是由于脈沖的多次反射引起的,。顯然,，脈沖在線纜中傳播的時間為兩個反射脈沖之間的時間差，這樣就很容易避免電路所帶來的系統(tǒng)誤差,，提高了測試精度。

當接收到回波產生的第1個脈沖下降沿后,。計數(shù)器2開始計數(shù),，直到第2個下降沿到來，計數(shù)器停止計數(shù),，計數(shù)值鎖存后通知單片機已完成,，單片機分兩次高8位和低8位讀取計數(shù)器值。計數(shù)器2通過鎖相環(huán)倍頻得到更高的采集時鐘,，以減小因采集計數(shù)所帶來的測試誤差,。以下是捕捉這2個下降沿時，輸出一個脈沖的VHDL進程：

此脈沖寬度即為信號在線纜中的傳播時間,。

3．1．3脈沖發(fā)射接收模塊
 

 圖3為脈沖發(fā)射接收框圖,。為防止因信號損耗過大導致回波幅值較小不易辨別，將 FPGA產生的脈沖通過放大電路放大到+50 V,；為避免因測試點阻抗不平衡導致發(fā)射脈沖幅度減小,，在放大電路與線纜之間加入高頻脈沖隔離器，使電路與線纜更好耦合,。信號放大電路與FPGA之間加入光電隔離,，防止相互干擾，同時對FPGA起到電氣隔離保護作用,。在遇到斷點后,，脈沖原路返回，經耦合電路后再經放大處理,，由光電耦合器6N137產生下降沿,，傳輸至FPGA。該脈沖發(fā)射放大電路由高速光電耦合器6N137與小功率高速開關管3DK91C及升壓電源器件構成,。圖4為脈沖發(fā)射放大電路,。

當6N137同的信號輸入端(引腳2)為高電平時，發(fā)光二極管點亮,，反向偏置的光敏管導通,，經電流電壓轉換送到與門,，與門的引腳7為使能端，高電平有效,。此時內部晶體管導通,，輸出引腳6為低電平，反之則為高電平,。輸出端產生脈沖后經高速開關管VQ(3DK91C),，基極為高電平，開關管導通,，集電極為低電平,；反之則為+50 V。+50 V由升壓電源器件產生,。脈沖接收電路應采用高帶寬的放大器,，光電耦合器6N137作為放大器與FPGA的接口。

3．2 系統(tǒng)軟件設計

首先系統(tǒng)初始化,，包括單片機和LCD的初始化,，顯示主屏開機信息。根據提示進行測試,，首先選擇是否測試波速,，然后測試故障線纜，最后顯示時間,、波速度及斷點位置,，系統(tǒng)主要程序流程如圖5所示。在測試時循環(huán)測試10次,，對數(shù)據處理后求平均值,，以減少測試的偶然性。

4 系統(tǒng)測試

系統(tǒng)對長度50 m的電話線對進行測試,，得到波速度為2．083×108 m／s,。并對其中一根線在某一點剪斷后測試，得到斷點位置為27．08 m,，實際測量斷點位置距測試點27．8 m,，因此該測試儀能較準確反映斷點位置。為了更加形象說明測試計算過程,。

同時通過JTAG口從Quartus II的SignalTap II logic An-alyzer采集到的波形,，如圖6所示。由圖6可知：脈沖在線纜中傳播時間為260 ns,，故斷點位置在距測試端27．08 m處,。測量300 m的網線得到網線長度為302 m。實際測量中由于元器件的性能以及線纜使回波脈寬變大，導致測試盲區(qū)并沒有理論上的那樣小,。