1引言

近幾年來,，非對(duì)稱數(shù)字用戶線ADSL(AsymmetricDigitalSubscriberLine)作為網(wǎng)絡(luò)“最后一公里”問題解決方案應(yīng)用廣泛,。我國ADSL業(yè)務(wù)已成為運(yùn)營商收入的主要增長點(diǎn)之一。因此,，無論是ADSL業(yè)務(wù)的開通，還是正常的運(yùn)營維護(hù),，都需一系列測(cè)試,，而斷點(diǎn)測(cè)試是其中一項(xiàng)重要測(cè)試。

而早期電橋測(cè)試儀表操作復(fù)雜,，測(cè)試時(shí)要求雙方配合,，并需知道準(zhǔn)確的線纜長度等技術(shù)數(shù)據(jù)；測(cè)量精度受環(huán)境溫度,、電磁干擾等因素的影響,。且一般線務(wù)人員不易掌握，無法準(zhǔn)確測(cè)量?，F(xiàn)有線纜測(cè)試專用儀表都需對(duì)線務(wù)人員進(jìn)行培訓(xùn),，準(zhǔn)確定位并計(jì)算采集的波形方可得到測(cè)試結(jié)果。介紹一種運(yùn)用時(shí)域脈沖回波原理測(cè)量ADSL線纜故障點(diǎn)位置的測(cè)試儀,，只需單人操作,，一鍵測(cè)試,，小巧輕便，上手即會(huì)運(yùn)用,。

2時(shí)域脈沖回波原理

測(cè)試時(shí)向線纜一端注入低壓脈沖,，該脈沖沿線纜傳播(傳播速度與光速為同一級(jí)別)，當(dāng)遇到故障點(diǎn),，脈沖產(chǎn)生反射回到測(cè)量點(diǎn),，通過儀器獲得發(fā)射脈沖與反射脈沖的時(shí)間差△t，又已知脈沖在線纜中的波速度v,，可得到故障點(diǎn)距離L：


由于脈沖發(fā)射接收均在同一測(cè)試點(diǎn),，如果在一個(gè)脈沖時(shí)間內(nèi)發(fā)射脈沖與反射脈沖重疊，因此不能測(cè)出故障點(diǎn)距離,，這樣則出現(xiàn)測(cè)試盲區(qū),。為減小測(cè)試盲區(qū)，必須減小脈沖寬度,，但這會(huì)導(dǎo)致發(fā)射脈沖能量的減弱,，從而反射脈沖獲取的難度，不利于長距離測(cè)量增加,。為解決上述矛盾,，本線纜測(cè)試儀采用寬度可變的脈沖，并提高脈沖幅度,，測(cè)試不同長度的線路,。

3系統(tǒng)設(shè)計(jì)

3．1系統(tǒng)硬件設(shè)計(jì)

圖1為該測(cè)試系統(tǒng)工作原理框圖。
 

其基本工作原理為：測(cè)試時(shí)通過人機(jī)鍵盤設(shè)置脈沖寬度,，單片機(jī)發(fā)送測(cè)試開始指令和脈寬控制字,，F(xiàn)PGA接收到測(cè)試指令，根據(jù)脈寬控制字產(chǎn)生脈沖并開始計(jì)數(shù),，脈沖經(jīng)發(fā)射電路到被測(cè)線纜,。遇到斷點(diǎn)后，脈沖原路返回,，再經(jīng)信號(hào)接收電路產(chǎn)生下降沿,，使FPGA停止計(jì)數(shù)，并將計(jì)數(shù)值傳給單片機(jī),，從而計(jì)算出斷點(diǎn)位置,，并通過顯示電路顯示，單片機(jī)通過串口與PC機(jī)通信,，傳輸所測(cè)數(shù)據(jù),。而電源電路提供系統(tǒng)所需電源。

3．1．1單片機(jī)STC12C5410AD模塊

由于該測(cè)試儀是手持式設(shè)計(jì)，需考慮合理的電源管理,。因此單片機(jī)選擇帶電源管理功能的STC12C5410AD器件,，其低功耗設(shè)計(jì)可使其處于空閑和睡眠模式。通過設(shè)置電源管理寄存器使其進(jìn)入睡眠模式,，并自動(dòng)斷開各電路模塊電源,，以減少整機(jī)功耗，且能夠通過外部喚醒模式啟動(dòng)系統(tǒng),。而且該單片機(jī)自帶硬件看門狗,，全雙工異步串行口和10位8通道A／D轉(zhuǎn)換器，通過設(shè)置硬件看門狗寄存器實(shí)現(xiàn)程序的抗干擾,；通過A／D轉(zhuǎn)換通道擴(kuò)展按鍵,，節(jié)省I／O端口；并利用串口與PC通信,。STC12C5410AD還帶有增強(qiáng)型8051內(nèi)核,。能夠在1個(gè)時(shí)鐘／機(jī)器周期下運(yùn)行，速度比普通的8051要高8～12倍,。通過8位可配置的I／O端口與FPGA進(jìn)行數(shù)據(jù)交互,，對(duì)FPGA配置脈寬，讀取FPGA計(jì)數(shù)值并計(jì)算脈沖往返時(shí)間及線纜長度,，最后控制LCD顯示,。

3．1．2FPGA模塊

圖2為FPGA脈沖產(chǎn)生接收框圖。FPGA產(chǎn)生寬度可調(diào)的脈沖,，按系統(tǒng)設(shè)計(jì)要求單片機(jī)向FPGA預(yù)置一個(gè)數(shù),，狀態(tài)機(jī)處于低電平，在接收到單片機(jī)啟動(dòng)命令后,，計(jì)數(shù)器1開始計(jì)數(shù),，與此同時(shí)狀態(tài)機(jī)置高，每一個(gè)時(shí)鐘脈沖沿到來時(shí),，計(jì)數(shù)器1值與預(yù)置數(shù)比較,，直到兩者相等，狀態(tài)機(jī)才轉(zhuǎn)為低電平,，這樣就發(fā)射一個(gè)脈沖,。
 

測(cè)試儀所能采集到的反射脈沖在測(cè)試盲區(qū)外至少有2個(gè),，而有用的為前兩個(gè)：一個(gè)是發(fā)射脈沖直接經(jīng)接收電路得到,，另一個(gè)是由線纜反射再經(jīng)接收電路得到。若有其他脈沖則是由于脈沖的多次反射引起的,。顯然,，脈沖在線纜中傳播的時(shí)間為兩個(gè)反射脈沖之間的時(shí)間差，這樣就很容易避免電路所帶來的系統(tǒng)誤差，提高了測(cè)試精度,。

當(dāng)接收到回波產(chǎn)生的第1個(gè)脈沖下降沿后,。計(jì)數(shù)器2開始計(jì)數(shù)，直到第2個(gè)下降沿到來,，計(jì)數(shù)器停止計(jì)數(shù),，計(jì)數(shù)值鎖存后通知單片機(jī)已完成，單片機(jī)分兩次高8位和低8位讀取計(jì)數(shù)器值,。計(jì)數(shù)器2通過鎖相環(huán)倍頻得到更高的采集時(shí)鐘,，以減小因采集計(jì)數(shù)所帶來的測(cè)試誤差。以下是捕捉這2個(gè)下降沿時(shí),，輸出一個(gè)脈沖的VHDL進(jìn)程：

此脈沖寬度即為信號(hào)在線纜中的傳播時(shí)間,。

3．1．3脈沖發(fā)射接收模塊
 

 圖3為脈沖發(fā)射接收框圖。為防止因信號(hào)損耗過大導(dǎo)致回波幅值較小不易辨別,，將 FPGA產(chǎn)生的脈沖通過放大電路放大到+50 V,；為避免因測(cè)試點(diǎn)阻抗不平衡導(dǎo)致發(fā)射脈沖幅度減小，在放大電路與線纜之間加入高頻脈沖隔離器,，使電路與線纜更好耦合,。信號(hào)放大電路與FPGA之間加入光電隔離，防止相互干擾,，同時(shí)對(duì)FPGA起到電氣隔離保護(hù)作用,。在遇到斷點(diǎn)后，脈沖原路返回,，經(jīng)耦合電路后再經(jīng)放大處理,，由光電耦合器6N137產(chǎn)生下降沿，傳輸至FPGA,。該脈沖發(fā)射放大電路由高速光電耦合器6N137與小功率高速開關(guān)管3DK91C及升壓電源器件構(gòu)成,。圖4為脈沖發(fā)射放大電路。

當(dāng)6N137同的信號(hào)輸入端(引腳2)為高電平時(shí),，發(fā)光二極管點(diǎn)亮,，反向偏置的光敏管導(dǎo)通，經(jīng)電流電壓轉(zhuǎn)換送到與門,，與門的引腳7為使能端,，高電平有效。此時(shí)內(nèi)部晶體管導(dǎo)通,，輸出引腳6為低電平,，反之則為高電平。輸出端產(chǎn)生脈沖后經(jīng)高速開關(guān)管VQ(3DK91C),，基極為高電平,，開關(guān)管導(dǎo)通,，集電極為低電平；反之則為+50 V,。+50 V由升壓電源器件產(chǎn)生,。脈沖接收電路應(yīng)采用高帶寬的放大器，光電耦合器6N137作為放大器與FPGA的接口,。

3．2 系統(tǒng)軟件設(shè)計(jì)

首先系統(tǒng)初始化,，包括單片機(jī)和LCD的初始化，顯示主屏開機(jī)信息,。根據(jù)提示進(jìn)行測(cè)試,，首先選擇是否測(cè)試波速，然后測(cè)試故障線纜,，最后顯示時(shí)間,、波速度及斷點(diǎn)位置，系統(tǒng)主要程序流程如圖5所示,。在測(cè)試時(shí)循環(huán)測(cè)試10次,，對(duì)數(shù)據(jù)處理后求平均值，以減少測(cè)試的偶然性,。

4 系統(tǒng)測(cè)試

系統(tǒng)對(duì)長度50 m的電話線對(duì)進(jìn)行測(cè)試,，得到波速度為2．083×108 m／s。并對(duì)其中一根線在某一點(diǎn)剪斷后測(cè)試,，得到斷點(diǎn)位置為27．08 m,，實(shí)際測(cè)量斷點(diǎn)位置距測(cè)試點(diǎn)27．8 m，因此該測(cè)試儀能較準(zhǔn)確反映斷點(diǎn)位置,。為了更加形象說明測(cè)試計(jì)算過程,。

同時(shí)通過JTAG口從Quartus II的SignalTap II logic An-alyzer采集到的波形，如圖6所示,。由圖6可知：脈沖在線纜中傳播時(shí)間為260 ns,，故斷點(diǎn)位置在距測(cè)試端27．08 m處。測(cè)量300 m的網(wǎng)線得到網(wǎng)線長度為302 m,。實(shí)際測(cè)量中由于元器件的性能以及線纜使回波脈寬變大,，導(dǎo)致測(cè)試盲區(qū)并沒有理論上的那樣小。