0 引 言

　　USB(通用串行總線)是英特爾,、微軟,、IBM,、康柏等公司1994年聯(lián)合制定的一種通用串行總線規(guī)范,，它具有數(shù)據(jù)傳輸速度快，成本低,，可靠性高,，支持即插即用和熱插拔等優(yōu)點(diǎn)，迅速得到廣泛應(yīng)用,。

　　在高速的數(shù)據(jù)采集或傳輸中,，目前使用較多的都是采用USB 2．0接口控制器和FPGA或DSP實(shí)現(xiàn)的，本設(shè)計(jì)在USB 2．0接口芯片CY7C68013的Slave FIFO模式下,，利用FPGA作為外部主控制器實(shí)現(xiàn)對(duì)FX2 USB內(nèi)部的FIFO進(jìn)行控制,，以實(shí)現(xiàn)數(shù)據(jù)的高速傳輸。該模塊可普遍適用于基于USB 2．0接口的高速數(shù)據(jù)傳輸或采集中,。

　　l 系統(tǒng)硬件模塊設(shè)計(jì)

　　1．1 系統(tǒng)硬件框圖

　　圖1中展示了Slave FIFO方式下FX2 USB和FPGA的典型連接,。其中，F(xiàn)D[7．．O]為8位雙向數(shù)據(jù)總線FLAGA~FLAGC為FX2內(nèi)FIFO的標(biāo)志管腳,，映射FIFO的當(dāng)前狀態(tài),；SLCS為Slave FIFO的片選信號(hào)；SLOE用于使能數(shù)據(jù)總線FD的輸出,；FIFOADR[1．．0]用于選擇和FD連接的端點(diǎn)緩沖區(qū)(00代表端點(diǎn)2,，01代表端點(diǎn) 4，10代表端點(diǎn)6,，11代表端點(diǎn)8),；SLRD和SLWR可分別作為FIFO的讀寫選通信號(hào)。

　　1．2 USB 2．0接口芯片CY7C68013

　　1．2．1 CY7C68013的結(jié)構(gòu)特點(diǎn)

　　Cypress公司的USB FX2是第一個(gè)包含USB 2．0的集成微控制器，它內(nèi)部集成了1個(gè)增強(qiáng)型的8051,，1個(gè)智能USB串行接口引擎,，1個(gè)USB數(shù)據(jù)收發(fā)器，3個(gè)8位I／O口,，16位地址線,，8．5 KB RAM和4 KBFIFO等。增強(qiáng)性8051內(nèi)核完全與標(biāo)準(zhǔn)8051兼容,，而性能可達(dá)到標(biāo)準(zhǔn)8051的3倍以上,。其框圖如圖2所示。

　　1．2．2 CY7C68013的工作模式

　　CY7C68013有Ports模式,、Slave FIFO和GPIF三種接口方式。

　　Ports模式是一種最基本的數(shù)據(jù)傳輸方式,，其數(shù)據(jù)傳輸主要由固件程序完成,，需要CPU的參與，因此數(shù)據(jù)傳輸速率比較低,，適用于傳輸速率要求不高的場(chǎng)合,。

　　Slave FIFO方式是從機(jī)方式，外部控制器,，如FPGA,，可像對(duì)普通FIFO一樣對(duì)FX2的多層緩沖FIFO進(jìn)行讀寫。FX2內(nèi)部的FIFO提供所需的時(shí)序信號(hào),、握手信號(hào)(滿,、空等)和輸出使能等。這里就是在Slave FIFO模式下實(shí)現(xiàn)USB 2．O接口和FPGA的數(shù)據(jù)通信,。

　　可編程接口GPIF是主機(jī)方式,，GPIF作為內(nèi)部主機(jī)控制端點(diǎn)FIFO，可以軟件編程讀寫控制波形,，幾乎可以對(duì)任何8／16 b接口的控制器,、存儲(chǔ)器和總線進(jìn)行數(shù)據(jù)的主動(dòng)讀寫，非常靈活,。

　　2 系統(tǒng)軟件模塊設(shè)計(jì)

　　2．1 USB固件程序設(shè)計(jì)

　　應(yīng)用中采用異步FIFO方式,，使用內(nèi)部48 MHz時(shí)鐘，自動(dòng)方式,，固件程序采用Cypress公司提供的固件程序框架,，在其初始化函數(shù)中添加了用戶配置代碼。該設(shè)計(jì)中異步自動(dòng)從屬FIFO數(shù)據(jù)傳輸?shù)某跏蓟a如下：

　　2．2 FPGA控制程序設(shè)計(jì)

　　CY7C68013A提供的端口FIFO的讀寫操作,，與普通FIFO讀寫操作方式一樣,。CY7C68013A為每個(gè)端口提供了“空”標(biāo)志、“滿”標(biāo)志和“ 可編程級(jí)”標(biāo)志,。FPGA檢測(cè)這些信號(hào),，用于控制讀寫的過程,。FPGA在完成這些端口FIFO的操作時(shí)，采用Verilog HDL硬件描述語言實(shí)現(xiàn)了FIFO的讀寫時(shí)序,，并在ALTERA公司提供的QuartusⅡ8．O開發(fā)工具中綜合編譯并映射到FPGA中運(yùn)行,。

　　2．2．1 從屬FIFO異步“讀”操作

　　實(shí)現(xiàn)異步從屬FIFO“讀”的狀態(tài)機(jī)如圖3所示。其狀態(tài)轉(zhuǎn)移進(jìn)程如下：

　　IDLE：當(dāng)“寫”事件發(fā)生時(shí),，轉(zhuǎn)到狀態(tài)1,。

　　狀態(tài)1：指向OUT FIFO，激活FIFOADR[1：O],，轉(zhuǎn)向狀態(tài)2,。

　　狀態(tài)2：激活SLOE，如果FIFO空標(biāo)志為“假”(FIFO不空),，則轉(zhuǎn)向狀態(tài)3,；否則停留在狀態(tài)2。

　　狀態(tài)3：激活SLOE,，SLRD,，傳送總線采樣數(shù)據(jù)；撤銷激活SLRD(指針加1)和SLOE,，轉(zhuǎn)向狀態(tài)4,。

　　狀態(tài)4：如果有更多的數(shù)據(jù)要求，則轉(zhuǎn)向狀態(tài)2,；否則轉(zhuǎn)向IDLE,。

　　實(shí)現(xiàn)以上狀態(tài)機(jī)的仿真波形如圖4所示。

　　2．2．2 從屬FIFO異步“寫”操作

　　實(shí)現(xiàn)異步從屬FIFO“寫”的狀態(tài)機(jī)如圖5所示,。其狀態(tài)轉(zhuǎn)移進(jìn)程如下：

　　IDLE：當(dāng)寫事件發(fā)生時(shí),，轉(zhuǎn)到狀態(tài)1。

　　狀態(tài)1：指向IN FIFO,，激活FIFOADR[1：O],，轉(zhuǎn)向狀態(tài)2。

　　狀態(tài)2：如果FIFO滿標(biāo)志為“假”(FIFO不滿),，則轉(zhuǎn)向狀態(tài)3,；否則停留在狀態(tài)2。

　　狀態(tài)3：傳送總線驅(qū)動(dòng)數(shù)據(jù),。為一個(gè)IFCLK激活SLWR,，轉(zhuǎn)向狀態(tài)4。

　　狀態(tài)4：如果有更多的數(shù)據(jù)要寫,，則轉(zhuǎn)向狀態(tài)2,；否則轉(zhuǎn)向IDLE。

　　用QuartusⅡ進(jìn)行仿真驗(yàn)證，其仿真波形如圖6所示,，在此過程中USB_SLWR信號(hào)很重要,，經(jīng)分析可知，本狀態(tài)機(jī)實(shí)現(xiàn)的FIFO寫控制信號(hào)完全正確,。

　　3 實(shí)驗(yàn)結(jié)果

　　對(duì)傳輸?shù)臄?shù)據(jù)進(jìn)行驗(yàn)證,，可通過FPGA編程生成O～255的數(shù)據(jù)傳送至CY7C68013的EP6端點(diǎn)，連續(xù)傳送兩次,，然后利用EZ一USB Control Panel軟件測(cè)試所接收到的數(shù)據(jù),，測(cè)試結(jié)果如圖7所示，可以看出,，數(shù)據(jù)傳輸準(zhǔn)確無誤,。

　　4 結(jié) 語

　　USB 2．0控制器CY7C68013已經(jīng)被廣泛應(yīng)用到許多數(shù)據(jù)傳輸領(lǐng)域，由于USB具有靈活的接口和可編程特性,，大大簡(jiǎn)化了外部硬件的設(shè)計(jì),，提高了系統(tǒng)可靠性。該設(shè)計(jì)可擴(kuò)展性好,，已經(jīng)被應(yīng)用于數(shù)據(jù)傳輸與采集的板卡上，經(jīng)實(shí)際測(cè)試,，沒有出現(xiàn)數(shù)據(jù)的誤碼等錯(cuò)誤,，數(shù)據(jù)傳送正確，傳輸速率可達(dá)30 MHz／s以上,，滿足設(shè)計(jì)要求,。