摘 要： 隨著政府實行更為嚴格的功耗規(guī)定,，如何進一步降低待機功耗成為工程師設計過程中需要考慮的一個重要因素。現代可編程邏輯器件動態(tài)電流要求極低,，并能在集成了一個低成本晶振后實現門控時鐘網絡,，對降低電子產品的系統功耗有很大的使用價值。
關鍵詞： 待機功耗,；PLD,；ispMACH 4000ZE CPLD；門控時鐘
盡可能地節(jié)省系統的每一微瓦功耗是電池供電設備設計工程師共同的目標,。隨著政府有關功耗方面更嚴格的法規(guī)出臺，需要重新審視一些傳統的家用和辦公設備(如LCD電視機,、機頂盒（STB）和多功能打印機（MFP）)以尋求更有效的節(jié)能方案,。本文研究了節(jié)省功耗的設計方法和實用性建議。由于現代可編程邏輯器件的動態(tài)電流要求極低,，往往只有幾微安,，非常適合用來控制整個系統的喚醒/睡眠狀態(tài)，因此成為系統事件監(jiān)測器的理想選擇,。
為了確保產品符合最新的EnergyStar[1]和歐盟行為守則[2]（EC Code of Conduct)的規(guī)定,，設計人員正在尋求創(chuàng)新的方法以便為各個產品線提供低功耗的工作模式。由于PLD提供了功耗優(yōu)化的靈活性,，實現了整個系統級低于1 W的待機功耗模式,，從而有助于協調整個系統的電源管理。
1 W倡議[3]（One Watt Initiative）是國際能源機構提出的一項能源節(jié)約計劃，提議將所有電器的待機功耗降低至1 W,。待機功耗[4-5]是指許多電器在關閉或處于待機模式時消耗的電力,，也被稱為吸血鬼或無用的功耗。雖然單臺電器的功耗典型值很低（1 W～25 W）,，但是住宅和商業(yè)用途的電器數量高達幾十億,，所有電器待機功耗的總和占據了世界電力使用總量的相當大的一部分。研究表明,，待機功耗占家庭用電總量的比例高達7%～13%,。
雖然待機功耗的定義根據所分析產品的不同而有所差異，但是待機功耗總包括了產品在不執(zhí)行任何功能時所需的最低功耗,。PLD正越來越多地應用到電路中,，使得盡可能多的系統在處于空閑狀態(tài)時可以斷電或處于待機/睡眠模式。
使用PLD的門控時鐘
門控時鐘是許多同步電路中使用的節(jié)省功耗的技術之一,。為了節(jié)省功耗,，門控時鐘支持增加額外的邏輯電路來對時鐘樹進行刪減，禁用部分電路以使觸發(fā)器不改變狀態(tài),，從而使它們的開關功耗為零,，并且只有漏電流產生。
門控時鐘控制硬件檢測是否有工作要執(zhí)行并關閉無需使用的時鐘,。例如,，橋接或總線可能使用自動門控，因此可以將其關閉直至應用處理器需要時再使用,。如果該總線上的一些電路板外設從未使用過,，則可能被永久關閉。
耦合了低成本晶振Pierce RC電路的CPLD可提供自動硬件門控時鐘,。圖1中的電路所實現的是頻率為32.768 kHz的門控實時時鐘（RTC）,，是手持設備(如智能手機)中常見的時鐘源。
晶振是一種低成本且準確的時鐘選擇,，可以在眾多應用中使用,。晶振可提供的基本共振頻率范圍為30 kHz～50 MHz。振蕩器電路建議使用晶振來實現,，因為其具有簡單,、成本低和可靠性強的特點。設計師可使用CL公式與經驗法則來設置圖1中C1和C2的初始值,，并使用測試基準最終確定這些值,。CLK_EN-
ABLE(2：0)輸入使得單個DISTRIBU-
TED_CLK(2:0)輸出能啟用/禁用子系統，從而盡量降低功耗,。
使用PLD作為系統睡眠管理器
降低待機功耗的技術實現方案之一是使用一個智能電子開關,，在無需驅動負載或在一段時間的休眠后關閉電源,，并在需要時立即恢復。PLD可與常用應用芯片一起使用以降低待機功耗,，并使主處理器檢測系統事件所需的上電時間最小,。電源管理是一些電子設備的重要功能，尤其是機頂盒(STB),、計算機和計算機外設(如顯示器和打印機),，這些設備在休眠狀態(tài)下關閉電源或將系統切換到低功耗狀態(tài)以實現對電源的管理。
遠程喚醒WoL（Wake-on-LAN）是以太網的計算機網絡標準,，允許一臺計算機通過網絡消息被打開或喚醒,。該消息通常由局域網中的另一臺計算機上執(zhí)行的一個簡單的程序來發(fā)送。低成本的IP電視機頂盒和多功能打印機（MFP）是將以太網遠程喚醒（WoL）用作中斷信號,，從而將耗電的應用處理器從睡眠模式下喚醒的理想設備,。符合低電流要求的CPLD可用以檢測傳輸到打印機或機頂盒的以太網信號，是一種理想的智能開關選擇,。圖2所示即為一個使用了CPLD智能開關的IP-TV STB框圖,。
在機頂盒架構中，當節(jié)目更新或訂閱內容從有線電視控制中心發(fā)送到用戶時,，在正確尋址后,，這些信息的到來可以“喚醒”處于空閑狀態(tài)的機頂盒。網絡正確尋址到該器件后,，一個持續(xù)工作的低功耗ispMACH 4000ZE CPLD[6]能夠迅速響應并且保持最小的電流消耗?，F代的小型CPLD(如LC4032ZE器件)的靜態(tài)功耗低至10 ?滋A。因為傳統的低成本,、低速微控制器不能在工作頻率為25 MHz的介質無關接口MII（Media Independent Interface）總線上可靠地檢測輸入數據,，所以需要用高速的CPLD來檢測輸入幀。在自動化工廠編程這一步中,，將一個唯一的MAC地址編程到智能開關CPLD中,。
節(jié)省印刷電路板 功耗的技術
電池漏電和幻象電源（Phantom Power)造成了印刷電路板漏電，可使用一些簡單的電路技術來解決這些問題,。例如,，萊迪思在開發(fā)ispLEVER 4000ZE Pico開發(fā)套件[7]時，遵循的質量標準之一就是在電路板不工作時必須有極低的靜態(tài)功耗,。考慮到客戶和現場應用工程師（FAE）在使用該開發(fā)板時經常會在裝了3 V紐扣電池的情況下將開發(fā)板放置一段時間,，因而刪除板上所有的漏電路徑,，避免了電池耗盡[8]。Pico板使用了多種時鐘門控技術,，因此可以僅使能某些需要的電源,。在這種情況下,，傳感器放大器僅當CPLD要求進行測量時上電。一旦要求測量,，CPLD發(fā)出輸入使能(ENABLE)信號,，連接3.1 V電池，并給傳感器電路供電,。一旦CPLD接收數據,，則釋放使能信號并且使傳感器斷電，如圖3所示,。
PID的節(jié)能設計檢查表
針對可編程邏輯電路的特點和I/O的多樣性,，以下幾種節(jié)能措施可最大限度地降低PLD本身的功耗。這些技術可以降低I/O緩沖器(Icco)和內部邏輯(Icc)的動態(tài)電流,。
降低I/O功耗的方法
(1)使能I/O的“mask”或“guard”功能來避免I/O交換,。這個PLD功能的一個示例是ispLEVER 4000ZE“Power Guard”在進行與設計無關的輸入時，可選擇性地禁用I/O 緩沖器輸入,；
(2)使用快速擺率來限制Vilmax和Vihmin之間的時間,。但請注意，更快的邊沿速率增加了反射和SSO噪聲,；
(3)減小I/O電壓,；
(4)避免I/O上拉/下拉沖突。
降低邏輯電路功耗的方法
(1)降低邏輯電路頻率,，考慮是否所有的邏輯電路都需要在高速時鐘域中運行,；
(2)包括一個待機控制器，使得邏輯電路在不工作時進入低功耗模式,；
(3)保持比較小的邏輯電路面積,；通過軟件對沒有速度要求的目標功能區(qū)域進行優(yōu)化設置；
(4)將電壓降低到數據手冊規(guī)定的最小值,。
低功耗可編程邏輯器件可以多種不同的形式用作智能開關,，“喚醒”空閑狀態(tài)下的芯片集，并且在集成了一個低成本的晶振后,，可實現門控時鐘網絡,。經驗證，PLD是有助于降低電子產品系統功耗的有價值的器件,。隨著政府實行更嚴格的功耗規(guī)定,，待機電流消耗成為設計師的一個重要考慮因素。
參考文獻
[1] EnergyStar.http://www.energystar.gov.
[2] 歐盟待機倡議.http://re.jrc.ec.europa.eu/energyefficiency/html/standby_initiative.htm.
[3] 一瓦特倡議.http://en.wikipedia.org/wiki/One_Watt_Initiative.
[4] ACPI.http://en.wikipedia.org/wiki/Advanced_Configuration_and_Power_Interface.
[5] 不知不覺中的電源消耗——待機功耗以及如何對其進行限制,，國際能源機構.http://www.iea.org/text-base/nppdf/free/2000/blipinthenight01.pdf.
[6] ispMACH 4000ZE CPLD.http://www.latticesemi.com/products/cpldspld/ispmach4000ze/.
[7] ispMACH 4000ZE Pico開發(fā)套件.http://www.latticesemi.com/products/developmenthardware/developmentkits/ispmach4000zepicodevkit.cfm.
[8] ispMACH 4000ZE器件的功耗預測,，TN1187.http://www.latticesemi.com/documents/tn1187.pdf.
[9] 使用分立的晶振作為PLD時鐘源，萊迪思半導體公司,，AN8080.http://www.latticesemi.com/documents/
an8080.pdf.