摘 要： 采用DDS+FPGA+DAC數(shù)字信號(hào)激勵(lì)器硬件電路和數(shù)字波形合成軟件算法設(shè)計(jì)實(shí)現(xiàn)了寬帶信號(hào)源所需要的各類信號(hào),，覆蓋30 MHz~1 GHz頻段，功率達(dá)到20 W,。在完成了具體的設(shè)計(jì)和實(shí)驗(yàn)后實(shí)現(xiàn)了樣機(jī)的制作,，通過(guò)現(xiàn)場(chǎng)測(cè)試驗(yàn)證了其完全滿足應(yīng)用需求。
關(guān)鍵詞： 軟件無(wú)線電; FPGA+DDS; 超寬帶上變頻; 寬帶功率放大
目前,，大多通信設(shè)備都是針對(duì)某一種或少量幾種固定的通信體制,、信號(hào)調(diào)制樣式以及信號(hào)特征參數(shù)，例如GSM移動(dòng)通信信號(hào)只有GMSK一種調(diào)制樣式,，其調(diào)制速率為22.8 Kbit/s,，因此這類通信設(shè)備中的數(shù)字信號(hào)激勵(lì)器或數(shù)字波形形成電路大多采用專用集成芯片實(shí)現(xiàn)。而本文設(shè)計(jì)了一個(gè)通用的數(shù)字信號(hào)激勵(lì)器,，以產(chǎn)生所需要的各種信號(hào)調(diào)制模式的信號(hào)波形,，且對(duì)每一種調(diào)制樣式信號(hào)的各種特征參數(shù)能夠靈活控制。
1 數(shù)學(xué)模型
為了保證高性能以及靈活性,，現(xiàn)代通信對(duì)抗干擾設(shè)備通常采用FPGA+DAC的工作模式,在一些快速?gòu)?fù)雜的應(yīng)用環(huán)境下,，則可采用高性能的FPGA和DSP協(xié)同工作，作為數(shù)字干擾激勵(lì)器的核心,，同時(shí)為保證對(duì)跳頻信號(hào)或其他快速通信信號(hào)的有效干擾,，頻綜模塊通常采用DDS的頻率快速合成模式。其干擾信號(hào)產(chǎn)生原理[1]可以由式(1)表示：
(2)多音信號(hào)
多音信號(hào)可以在單音信號(hào)的基礎(chǔ)上直接生成。一種簡(jiǎn)單的方法是使用多個(gè)查找表同時(shí)生成,，這種方式控制邏輯簡(jiǎn)單,，但相對(duì)占用更多的FPGA資源。另一種方法是使用一個(gè)查找表采用時(shí)分復(fù)用的方式生成,，這種方式可以節(jié)省大量的FPGA資源,，但控制邏輯相對(duì)復(fù)雜。
在產(chǎn)生多音信號(hào)時(shí),，需要注意合成信號(hào)的峰值,，當(dāng)各單音分量峰值同相疊加時(shí)就可能產(chǎn)生很高的信號(hào)峰值。因此可以通過(guò)控制各個(gè)單音分量的初始相位,，來(lái)減小這種極高峰值的產(chǎn)生,，即減小信號(hào)的峰均比。
(3)幅度調(diào)制信號(hào)
幅度調(diào)制信號(hào)可以按(3)式產(chǎn)生：
當(dāng)s(n)按不同的星座映射方式便可得到不同的數(shù)字基帶調(diào)制信號(hào),，如：PSK,、QAM信號(hào)等。為了降低帶外信號(hào),，通常對(duì)發(fā)射信號(hào)使用一定形式的脈沖波型,，如升余弦波型等。因此,，在FPGA中數(shù)字基帶激勵(lì)輸出后通常使用脈沖成型濾波器,。
調(diào)幅類：M進(jìn)制的調(diào)幅信號(hào)MASK,碼元ak電平定義
2 子模塊設(shè)計(jì)
設(shè)計(jì)采用如圖1所示的技術(shù)方案，它由全向/定向天線及饋線,、20 W寬帶功率放大模塊,、寬帶上變頻模塊、基于DDS+FPGA和高速DAC的數(shù)字信號(hào)激勵(lì)模塊,、整機(jī)控制與嵌入式CPU單元模塊等部分硬件和一套信號(hào)產(chǎn)生與控制軟件組成,。
2.1 電源與主板模塊
220 V的交流電通過(guò)電源管理模塊轉(zhuǎn)換到+5 V、-5 V,、+12 V和+28 V分別為基帶激勵(lì)板,、變頻模塊和功放模塊提供相應(yīng)的直流電輸入。由設(shè)備的便攜式需求牽引,，本設(shè)計(jì)基于嵌入式PC104 CPU和寬溫液晶顯示屏為硬件控制平臺(tái)并外接160 G硬盤,，提供設(shè)備所需的鼠標(biāo)、鍵盤,、網(wǎng)口,、USB、RS-232等接口,，操作系統(tǒng)為WindowsXP,，編程環(huán)境為Visual C++,，通過(guò)軟件編程實(shí)現(xiàn)各種樣式信號(hào)的數(shù)字激勵(lì)與波形形成，界面友好,，操作簡(jiǎn)便靈活,，所有參數(shù)和功能均可通過(guò)界面窗口和控制按鈕實(shí)現(xiàn)輸入和控制。
2.2 基帶激勵(lì)板
本設(shè)計(jì)采用DDS+FPGA+DAC數(shù)字信號(hào)激勵(lì)器硬件電路和數(shù)字波形合成軟件算法來(lái)生成所需要的各種信號(hào),，具體方案詳見(jiàn)基帶激勵(lì)板電路設(shè)計(jì)。
2.3 變頻模塊
主要包括頻綜模塊,、上變頻模塊,，基帶信號(hào)首先實(shí)現(xiàn)單載波(CW)、調(diào)幅(AM),、調(diào)頻(FM),、調(diào)相(PM)等調(diào)制樣式，然后進(jìn)入晶振+DDS+PLL[5]模塊實(shí)現(xiàn)混頻,，產(chǎn)生輸入到功放模塊的信號(hào),。本設(shè)計(jì)要求輸出信號(hào)和干擾頻率范圍為30 MHz~1 000 MHz，達(dá)33.3個(gè)倍頻程,，因此要解決寬帶上變頻[3]這一關(guān)鍵技術(shù),。為了實(shí)現(xiàn)信號(hào)源頻率和特征參數(shù)的快速改變，采用減少PLL環(huán)路,、加大中頻瞬時(shí)帶寬直接變頻的方法提高換頻速度,。設(shè)計(jì)中采用在80 MHz的中頻上進(jìn)行寬帶波形合成，然后再進(jìn)行變頻的方案,將80 MHz±5 MHz的中頻信號(hào)變頻至30 MHz~1 000 MHz范圍,。對(duì)于調(diào)制信號(hào)的特征參數(shù)控制,，采用了高速接口芯片進(jìn)行并行控制的方式。
2.4 功放模塊
寬帶功率放大這一關(guān)鍵技術(shù)的設(shè)計(jì)采用三級(jí)放大的方案,，混頻輸出信號(hào)經(jīng)各分段濾波器濾除帶外信號(hào),，進(jìn)入功放模塊實(shí)現(xiàn)功率放大，然后接天線輸出至空間,。為了提高功率輸出效率,，系統(tǒng)根據(jù)頻段劃分，采用傘狀天線和對(duì)數(shù)周期天線兩付輸出天線相結(jié)合,。其中,，傘狀天線的工作范圍為30 MHz~500 MHz，對(duì)數(shù)周期天線的工作范圍為500 MHz~1 000 MHz,。
3 基帶激勵(lì)板電路設(shè)計(jì)
本設(shè)備主要由數(shù)字基帶激勵(lì)板控制,，F(xiàn)PGA為核心,所有操作都是在它的控制之下展開(kāi)的；其次就是一些外圍電路,，包括電源配置,、接口配置等；再有連接激勵(lì)板與調(diào)制模塊的數(shù)模轉(zhuǎn)換及其濾波電路，為后續(xù)處理模塊提供感興趣的頻帶范圍內(nèi)的模擬信號(hào),。
3.1 晶振和電源管理
利用晶振來(lái)產(chǎn)生高穩(wěn)時(shí)鐘,，通過(guò)FPGA內(nèi)部鎖相、分頻來(lái)實(shí)時(shí)控制電路的時(shí)序,，本設(shè)計(jì)采用15.36 MHz和20 MHz的晶振,。根據(jù)供電方案，需要將+5 V直流輸入電源轉(zhuǎn)換為+1.5 V和+3.3 V,分別供給FPGA的內(nèi)核和I/O口,，選用TPS54613和TPS54615芯片并匹配外圍電路來(lái)實(shí)現(xiàn)電源的轉(zhuǎn)換,，并通過(guò)磁珠加電容的發(fā)放,構(gòu)成濾波電路來(lái)優(yōu)化電源。
3.2 FPGA模塊
FPGA產(chǎn)生I,、Q兩路基帶數(shù)字信號(hào),，DAC主要完成數(shù)模轉(zhuǎn)換，生成I,、Q兩路基帶模擬輸出信號(hào),。同時(shí)FPGA完成對(duì)DDS+PLL的頻綜控制，實(shí)現(xiàn)對(duì)基帶信號(hào)的上變頻,。通過(guò)Verilog HDL編程和調(diào)用IP核[5]來(lái)實(shí)現(xiàn)對(duì)RS-232串口,、JTAG接口、變頻模塊和功放模塊的時(shí)序邏輯控制,?；鶐Ъ?lì)板通過(guò)RS-232串口與CPU互聯(lián)，實(shí)現(xiàn)控制指令的傳輸,；通過(guò)DB25與變頻模塊互聯(lián),，控制DDS的狀態(tài)；通過(guò)DB15與功放模塊互聯(lián),，實(shí)現(xiàn)射頻波段的選擇,；變頻模塊與功放模塊通過(guò)DB9互聯(lián)，傳輸所選擇的波段控制信息,。
3.3 DAC與濾波電路
基帶產(chǎn)生的數(shù)字信號(hào)需要經(jīng)過(guò)數(shù)模轉(zhuǎn)換和濾波電路,，然后經(jīng)由調(diào)制、混頻和功放模塊發(fā)射至空間,。設(shè)計(jì)中選用DAC2904和LT6600芯片,，根據(jù)手冊(cè)配置外圍電路，最終激勵(lì)板經(jīng)兩個(gè)差分對(duì)輸出I+,、I-,、Q+、Q-4路信號(hào)[4],，然后送入調(diào)制模塊實(shí)現(xiàn)各種調(diào)制樣式,。具體的電路原理圖如圖2,、圖3所示。
3.4 整機(jī)
利用Altium Designer軟件進(jìn)行原理圖的設(shè)計(jì)[6],，然后生成PCB圖,，經(jīng)過(guò)綜合考慮后手動(dòng)布局、布線,，最后生成數(shù)字基帶應(yīng)用印制電路板,。各個(gè)模塊設(shè)計(jì)完成、調(diào)試通過(guò)后,，整機(jī)組裝并進(jìn)行功能,、指標(biāo)測(cè)試，通過(guò)頻譜儀,、功率計(jì)檢測(cè),證明該設(shè)備完全能夠滿足實(shí)際應(yīng)用的需求。
本文設(shè)計(jì)并工程實(shí)現(xiàn)了綜合測(cè)試寬帶信號(hào)源,，實(shí)驗(yàn)時(shí)利用頻譜儀測(cè)試,，信號(hào)的各種調(diào)制樣式完全符合指標(biāo)要求，同時(shí)通過(guò)外接天線測(cè)試,，利用接收機(jī)能夠檢測(cè)到各種調(diào)制信號(hào),。實(shí)踐證明該設(shè)備能夠?qū)崿F(xiàn)大功率寬帶綜合信號(hào)源、無(wú)線電監(jiān)測(cè)訓(xùn)練電磁環(huán)境模擬源,、無(wú)線電測(cè)向訓(xùn)練電磁環(huán)境模擬源,、無(wú)線電管制(干擾)輻射源等功用。
參考文獻(xiàn)
[1] 向新. 軟件無(wú)線電原理與技術(shù)[M]. 西安:西安電子科技大學(xué)出版社, 2008.
[2] 王誠(chéng). Altera FPGA/CPLD 設(shè)計(jì)[M].北京：人民郵電出版社,2008.
[3] 馮鐘晉. 10 MHz-3 GHz寬帶高性能信號(hào)源的研制[D].西安:西安電子科技大學(xué),2008.
[4] 韓劍,，李德明,，馮雪. 基于CPLD的DDS正交信號(hào)源的設(shè)計(jì)[J]. 電子設(shè)計(jì)工程, 2009,17(7): 71-72.
[5] 林靜宜. 基于DDS的多模式信號(hào)發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)[D]. 武漢：華中科技大學(xué), 2008.
[6] 夏宇聞.Verilog HDL數(shù)字系統(tǒng)設(shè)計(jì)教程[M].北京：北京航空航天大學(xué)出版，2003.
[7] 徐向民. Altium Designer 快速入門[M]. 北京：北京航空航天大學(xué)出版,，2008.