在無(wú)線通信系統(tǒng)中,，最早采用兩級(jí)轉(zhuǎn)換式超外接收機(jī)架構(gòu)[1],，即采用兩次模擬下變頻轉(zhuǎn)換電路，先將信號(hào)頻率從射頻轉(zhuǎn)換到數(shù)百兆赫茲的第一中頻,，再經(jīng)第二次變頻轉(zhuǎn)換到數(shù)十兆赫茲的第二中頻，然后模擬正交解調(diào),，最后才進(jìn)行A/D采樣,。雙級(jí)轉(zhuǎn)換接收機(jī)在AD采樣之前經(jīng)兩次下變頻和模擬正交解調(diào)，不僅系統(tǒng)復(fù)雜,，還需要許多零件,，成本高。另外模擬解調(diào)存在零漂和正交功分器輸出功率難以平衡的缺點(diǎn),，相位也難以達(dá)到理想正交,，因此會(huì)產(chǎn)生解調(diào)誤差。
    隨著數(shù)字技術(shù)的飛速發(fā)展,，數(shù)字電路處理精度及穩(wěn)定性越來(lái)越高,。中頻采樣技術(shù)能夠大大降低A/D的采樣速率而不影響信號(hào)的恢復(fù)，同時(shí)也可以減輕后續(xù)信號(hào)處理的負(fù)擔(dān),。在接收系統(tǒng)中應(yīng)用中頻采樣技術(shù)[2]能夠?qū)崿F(xiàn)對(duì)第一中頻信號(hào)進(jìn)行采樣,，減少系統(tǒng)的模擬混頻環(huán)節(jié)，降低復(fù)雜度和減少系統(tǒng)成本。數(shù)字正交解調(diào)技術(shù)解調(diào)出來(lái)的I,、Q通道間的幅度一致性,、相位正交性遠(yuǎn)遠(yuǎn)優(yōu)于兩級(jí)轉(zhuǎn)換式接收系統(tǒng)的正交解調(diào)方法。
    本文結(jié)合中頻采樣技術(shù)和數(shù)字正交解調(diào)技術(shù),，給出一種多通道數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)方案及其性能分析與測(cè)試方法,。4個(gè)天線接收的射頻信號(hào)經(jīng)一次混頻得到中頻信號(hào)， FPGA通過(guò)SPI接口配置AD6655,，完成對(duì)中頻信號(hào)同步采樣和數(shù)字下變頻得到4路基帶I/Q信號(hào),，再將數(shù)據(jù)存入FIFO存儲(chǔ)器中，通過(guò)LVDS輸出接口將采集數(shù)據(jù)送給后端的數(shù)字信號(hào)處理器(DSP)進(jìn)行處理,。重點(diǎn)研究A/D輸入前端匹配網(wǎng)絡(luò),，時(shí)鐘電路模塊和A/D輸出LVDS接口技術(shù)的設(shè)計(jì)。
1 高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)
    4通道高速數(shù)據(jù)采集板（以下簡(jiǎn)稱采集板）硬件平臺(tái)原理圖如圖1所示,。采集板主要包括ADC6655,、采樣時(shí)鐘模塊、匹配網(wǎng)絡(luò),、數(shù)據(jù)傳送接口,、電源等模塊。其工作流程：采集板的輸入端口與射頻電路連接,，輸出端接口與FPGA平臺(tái)連接,FPGA通過(guò)SPI總線接口配置采集板的工作方式,。天線接收信號(hào)經(jīng)過(guò)射頻電路混頻到中頻信號(hào)，中頻信號(hào)傳送到采集板進(jìn)行中頻采樣,，通過(guò)FPGA控制將采集到的數(shù)據(jù)存儲(chǔ)到FPGA平臺(tái)上的FIFO中,，以便進(jìn)一步進(jìn)行信號(hào)分析處理。

2 關(guān)鍵技術(shù)的實(shí)現(xiàn)
2.1 AD6655的結(jié)構(gòu)和特點(diǎn)
    采集板上選用ADI公司AD6655芯片[3],，AD6655是一款高度集成,、功能強(qiáng)的中頻接收器件，雙通道14 bit寬,，80 MS/s,、105 MS/s、125 MS/s,、150 MS/s采樣率的A/D轉(zhuǎn)換器,；內(nèi)部集成有一個(gè)寬帶數(shù)字下變頻器(DDC)、峰值檢測(cè)器,、RMS信號(hào)功率監(jiān)測(cè)器[4],。
    AD6655具備以下特點(diǎn)：
    (1)信噪比SNR為74.5 dBc 32.7 MHz BW：70 MHz@150 MS/s；
    (2)無(wú)雜散動(dòng)態(tài)范圍SFDR為80 dBc 70 MHz@150 MS/s,；
    (3)1.8 V模擬供電,，1.8 V~3.3 V COMS輸出供電或1.8 V LVDS輸出供電,；
    (4)集成有1~8倍的時(shí)鐘分頻器；
    (5)采樣頻率最高150 MS/s,，中頻采樣頻率高達(dá)450 MS/s,，內(nèi)置ADC參考電壓，集成采樣保持輸入電流,，穩(wěn)定的時(shí)鐘占空比以及95 dB通道的隔離度,；
    (6)集成DDC，32 bit NCO,，半帶插值濾波和FIR濾波,，支持實(shí)部和虛部輸出模式。
    其主要應(yīng)用于智能天線系統(tǒng),、通信系統(tǒng),、I/Q解調(diào)系統(tǒng)、CDMA,、3 G等接收系統(tǒng)中[4],。
2.2 采樣時(shí)鐘電路設(shè)計(jì)
    采集板對(duì)各通道間信號(hào)的一致性要求很高，A/D對(duì)采樣時(shí)鐘要求較高,，所以對(duì)ADC要求同步采樣且各采樣時(shí)鐘信號(hào)采用LVDS差分信號(hào)形式,。在布線時(shí)要求時(shí)鐘信號(hào)線、A/D輸入端信號(hào)線等長(zhǎng),，以減少時(shí)延誤差和時(shí)鐘抖動(dòng),。模擬與數(shù)字分離，隔離各通道間信號(hào)以減少通道之間的干擾和互耦等問(wèn)題,。
2.3 AD輸入端匹配網(wǎng)絡(luò)的設(shè)計(jì)
    A/D輸入端的匹配網(wǎng)絡(luò)設(shè)計(jì)至關(guān)重要,，關(guān)系到系統(tǒng)的總體SNR和動(dòng)態(tài)范圍等性能。AD6655模擬信號(hào)輸入采用差分模式[5],，因此使用差分放大器驅(qū)動(dòng)AD6655,。在驅(qū)動(dòng)器與ADC接口之間要設(shè)計(jì)一個(gè)匹配網(wǎng)絡(luò)[6]，一方面匹配驅(qū)動(dòng)器的負(fù)載,，另一方面匹配AD6655的輸入阻抗。根據(jù)AD6655的散射參數(shù)和阻抗參數(shù)采用諧振匹配法設(shè)計(jì)一個(gè)匹配網(wǎng)絡(luò)[7],，以抵消ADC SHA網(wǎng)絡(luò)中的寄生電容,，使得AD6655輸入阻抗表現(xiàn)為純阻抗特性，從而改善帶寬,，通帶更平坦,，SNR與SFDR性能也得到提高。由于AD6655是電容開關(guān)ADC轉(zhuǎn)換器,，因此它的輸入阻抗隨輸入信號(hào)頻率的變化而改變,。圖2給出了AD6655內(nèi)部輸入并聯(lián)阻抗示意圖，表1給出了AD6655接近標(biāo)準(zhǔn)中頻信號(hào)頻率的輸入并聯(lián)阻抗。

    諧振匹配方法如下[8]：如果A/D輸入阻抗為復(fù)數(shù)且表示為Zin=R+j×X,，其中R為復(fù)合輸入阻抗的等效串聯(lián)電阻實(shí)部分,，X為串聯(lián)電抗，則可以求出一種網(wǎng)絡(luò),，將復(fù)合阻抗變換為理想負(fù)載,。在工程設(shè)計(jì)中通常把輸入阻抗等效為一個(gè)并聯(lián)RC網(wǎng)絡(luò)。通過(guò)并聯(lián)的方式,，使用一個(gè)并聯(lián)電感,，以諧振的方式抵消電容性電納，使得輸入阻抗剩下RC并聯(lián)等效電阻中的高阻抗電阻部分,。使用電感并聯(lián)的好處在于該并聯(lián)電感能吸收低頻率閃爍噪聲和直流失調(diào),，從而減小了零頻率附近的噪聲。
2.4 LVDS與SPI數(shù)據(jù)傳輸技術(shù)
    ADC輸出采用LVDS低壓差分信號(hào)輸出[9],。采用低壓差分信號(hào)擺幅串行LVDS接口輸出與其他串行接口相比所需要的額外電路簡(jiǎn),、單易于實(shí)現(xiàn)、耗電量小,、功耗低[10],。在高速信號(hào)線的情況下，LVDS信號(hào)的另一個(gè)好處是：由于LVDS信號(hào)是低電壓擺幅和差分信號(hào),，所以能有效地限制電磁輻射和較高的抗干擾特性,。
    SPI[11]接口與FPGA實(shí)驗(yàn)平臺(tái)連接，通過(guò)SPI接口實(shí)現(xiàn)對(duì)ADC6655工作方式的控制,。
3 系統(tǒng)性能分析
3.1 信噪比SNR
    理想ADC信噪比的定義[12]：

    由SNR公式可知,，時(shí)鐘頻率和總帶寬內(nèi)的時(shí)鐘抖動(dòng)會(huì)對(duì)信噪比造成影響。在時(shí)鐘頻率一定的情況下,，減少時(shí)鐘抖動(dòng),，從而提高信噪比。在實(shí)際工程中,，總帶寬內(nèi)的抖動(dòng)主要取決于外部時(shí)鐘的抖動(dòng),，外部時(shí)鐘的抖動(dòng)會(huì)使轉(zhuǎn)換噪聲增大，SNR性能變差,，因此在設(shè)計(jì)時(shí)外部時(shí)鐘穩(wěn)定性要高,。同時(shí)合理的布局布線可以降低信號(hào)線之間的電磁干擾和互耦，提高外部時(shí)鐘的穩(wěn)定性,。ADC的時(shí)間延時(shí),，電磁干擾和信號(hào)之間的串?dāng)_與互耦在設(shè)計(jì)時(shí)都要考慮。
3.2 有效位數(shù)ENOB
    有效位數(shù)(ENOB)是當(dāng)用一個(gè)滿度正弦波輸入信號(hào)激勵(lì)A(yù)DC時(shí),，對(duì)其輸出的快速傅里葉變換(FFT)分析所得到的,。計(jì)算所有噪聲和失真項(xiàng)的平方和的平方根值,，可定義信號(hào)對(duì)噪聲加失真的比率，稱作信納比(SINAD),。用于計(jì)算SINAD和ENOB的噪聲和失真不僅包括折合到輸入端的噪聲,，而且包括量化噪聲和失真項(xiàng)。SINAD和ENOB用于測(cè)量ADC的動(dòng)態(tài)性能,。
    一個(gè)理想的N bit ADC的理論SNR,，由以下公式給出[13]：
 
    在高速ADC中,使SFDR達(dá)到最大的兩個(gè)基本限制是前端放大器和采樣保持電路產(chǎn)生的失真,以及由于ADC編碼器部分傳遞函數(shù)的非線性產(chǎn)生的失真。獲得高SFDR的關(guān)鍵是將這兩個(gè)非線性誤差減至最小,。在實(shí)際工程中,，雖然從ADC外部沒(méi)有辦法顯著減少由其前端引起的固有失真,但是通過(guò)適當(dāng)?shù)丶尤攵秳?dòng)(即在模擬輸入信號(hào)人為地加入外部噪聲),可減小ADC的編碼器傳遞函數(shù)中的DNL誤差。
4 測(cè)試
    采用ADI公司提供的測(cè)試工具VisualAnalog進(jìn)行測(cè)試分析,。測(cè)試方法：AD6655的采樣頻率75.0 MS/s,，輸入正弦波信號(hào)頻率為10.006 7 MHz，采樣深度為8192個(gè)采樣點(diǎn),，利用Hanning窗對(duì)采樣數(shù)據(jù)進(jìn)行加權(quán),，然后進(jìn)行FFT頻譜分析，頻譜如圖3所示,。數(shù)據(jù)顯示頻譜譜峰正好出現(xiàn)在10.01 MHz頻率點(diǎn)上,，此外頻譜中還有一些其他尖峰，它們是由于AD6655轉(zhuǎn)換器的非線性引起的諧波,。通過(guò)對(duì)采樣數(shù)據(jù)分析得：

    (1)A/D輸出信噪比SNR為74.946 07 dBc,，信噪比高說(shuō)明了系統(tǒng)抑制噪聲能力強(qiáng)。
    (2)信納比SINAD為74.771 07 dB,。由（3）式計(jì)算得有效位EONB為12.128 08 bit,。可知系統(tǒng)動(dòng)態(tài)范圍大,。
    (3)無(wú)雜散動(dòng)態(tài)范圍SFDR為91.546 9 dBc,，表明ADC線性性能好且動(dòng)態(tài)范圍大。
    (4)基頻在10.006 71 MHz功率為-1.000 2 dBFS,；二次諧波功率為-92.305 4 dBc,；三次諧波功率-91.610 3 dBc；總諧波失真THD為-88.805 7 dBc,。從分析數(shù)據(jù)可知系統(tǒng)受干擾小,。
    本文基于軟件無(wú)線電的思想，設(shè)計(jì)一個(gè)多通道高速數(shù)據(jù)采集系統(tǒng),。結(jié)合實(shí)際工程重點(diǎn)分析設(shè)計(jì)了A/D采樣輸入端的匹配網(wǎng)絡(luò)、采樣時(shí)鐘電路和LVDS數(shù)據(jù)傳送等關(guān)鍵技術(shù),。測(cè)試結(jié)果表明,，該系統(tǒng)具有信噪比高,、動(dòng)態(tài)范圍大等性能特點(diǎn)。在實(shí)際的工程應(yīng)用中,，通過(guò)采集板預(yù)留的同步接口,，讓多塊采集板協(xié)同同步工作，即可實(shí)現(xiàn)多于4路的高速數(shù)據(jù)采集,。
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