摘  要： 同步是通信系統(tǒng)中一個非常重要的實際問題,。同步系統(tǒng)性能的降低會導(dǎo)致通信系統(tǒng)性能的降低，甚至使通信系統(tǒng)不能正常工作,。因此,，同步是信息能夠正確可靠傳輸?shù)那疤帷＝榻B一種基于單片機(jī)的鎖相環(huán)位同步提取技術(shù)的原理及算法,。
關(guān)鍵詞： 位同步,；數(shù)字鎖相；通信系統(tǒng),；單片機(jī)

    在數(shù)字通信系統(tǒng)中,，發(fā)送端按照確定的時間順序，逐個傳輸數(shù)碼脈沖序列中的每個碼元,。而在接收端必須有準(zhǔn)確的抽樣判決時刻才能正確判決所發(fā)送的碼元,，因此,，接收端必須提供一個確定抽樣判決時刻的定時脈沖序列。這個定時脈沖序列的重復(fù)頻率必須與發(fā)送的數(shù)碼脈沖序列一致,，同時在最佳判決時刻(或稱為最佳相位時刻)對接收碼元進(jìn)行抽樣判決,。可以把在接收端產(chǎn)生這樣的定時脈沖序列稱為碼元同步,，或稱位同步,。
實現(xiàn)位同步的方法和載波同步類似，有直接法(自同步法)和插入導(dǎo)頻法(外同步法)兩種,，而直接法又分為濾波法和鎖相法,。本文介紹的方法就是用直接法中的鎖相環(huán)實現(xiàn)的。
1 數(shù)字鎖相位同步提取原理
    數(shù)字通信系統(tǒng)接收端位同步提取通常采用如圖1所示的數(shù)字鎖相環(huán)DPLL(Digital Phase Locked Loop),。DPLL包括3個部件：

    (1)數(shù)字鑒相器DPD(Digital Phase Ditector)比較接收碼元與本地DCO輸出的位同步時鐘相位,，輸出反映相位差的數(shù)字信號。
    (2)數(shù)字環(huán)路濾波器DLF(Digital Loop Filter)對DPD輸出相位誤差數(shù)字信號濾波,，去掉隨機(jī)噪聲的影響,，輸出較準(zhǔn)確的相位誤差數(shù)字信號。
    (3)數(shù)控振蕩器DCO(Digital Controlled Oscillator)是數(shù)字電路構(gòu)成的振蕩器,，輸出與接收碼元相同速率的位同步時鐘脈沖CLK,，其相位受相位誤差數(shù)字信號控制可提前或推遲，最后與接收碼元相位鎖定,。
    DPD及DCO是構(gòu)成數(shù)字鎖相環(huán)必不可少的部件,，DLF可視需要而加入。3個部件各由多種形式的電路組成不同的數(shù)字鎖相環(huán),。最典型的數(shù)字鎖相環(huán)為超前-滯后型數(shù)字鎖相環(huán),，又稱為微分整流型數(shù)字鎖相環(huán)，在碼速率不高時可由圖2所示單片機(jī)系統(tǒng)實現(xiàn),。圖中,，邊緣檢測又稱為過零檢測，它將輸入數(shù)據(jù)信號DK1放大整形后,，再將其跳變沿(整形前的過零點)變換為窄脈沖ZCD,，送至單片機(jī)的外部中斷輸入端INT1。邊緣檢測中的延時電路可用幾級門實現(xiàn),。微分整流電路與邊緣檢測電路具有相同功能,。

    該數(shù)字鎖相環(huán)未用DLF。單片機(jī)內(nèi)T0定時器及其中斷服務(wù)程序?qū)崿F(xiàn)DCO功能,。在DK1無跳變沿(無ZCD負(fù)脈沖)時,，單片機(jī)不進(jìn)入INT1中斷服務(wù)程序，T0定時為輸入碼周期Tb。在DK1有跳變沿時,，進(jìn)入INT1中斷服務(wù)程序,，首先讀取T0當(dāng)前值與預(yù)期值(Tb/2時常數(shù))，通過比較確定DCO相位與DK1數(shù)據(jù)跳變沿相位關(guān)系是超前或滯后,，據(jù)此調(diào)整DCO相位,。若DCO相位超前，則設(shè)置T0下周定時為Tb+δ,，使DCO相位推遲,；若DCO相位滯后，則設(shè)置T0下周定時為Tb-δ,，使DCO相位提前,，最后實現(xiàn)DCO相位與DK1數(shù)據(jù)相位鎖定?？傊?，INT1中斷服務(wù)程序?qū)崿F(xiàn)DPD及DCO控制功能，T0定時器及其中斷服務(wù)程序?qū)崿F(xiàn)DCO功能,。T1定時器及其中斷服務(wù)程序?qū)崿F(xiàn)延時即相移,，使最后輸出的位同步時鐘CLK與DK1(或DK2)的相位差為0或180°：當(dāng)傳輸系統(tǒng)頻帶不受限、采用MSK/FSK調(diào)制解調(diào)方式時,，DK1為方波,，接收端采用積分/采樣/判決進(jìn)行檢測，兩者相位差應(yīng)為0,，即CLK與DK1數(shù)據(jù)邊沿對齊,；當(dāng)傳輸系統(tǒng)頻帶受限、采用GMSK/GFSK調(diào)制解調(diào)方式時,，DK2(DK1經(jīng)LPF后的信號)為鐘形脈沖,，CLK應(yīng)對準(zhǔn)DK2碼元中點采樣/判決，兩者相位差為180°或Tb/2,，如圖2(d)所示。T1延時由P1.4輸入信號MSKC控制,。INT1,、T0及T1中斷服務(wù)程序框圖如圖3所示，主程序完成3個中斷源初化及其他初始化后就踏步,。

    位同步提取數(shù)字鎖相環(huán)由CPU2實現(xiàn),，其P1.4輸入的控制信號MSKC來自CPU1，由工作方式?jīng)Q定：在FSK/MSK工作方式時,，MSKC=1,；在GMSK/GFSK工作方式時，MSKC=0。

    對接收的隨機(jī)數(shù)字信號,，可近似認(rèn)為兩相鄰碼元中出現(xiàn)00,、01、10,、11的概率相等,，其中有數(shù)據(jù)跳變的占一半。而對無DLF的數(shù)字鎖相環(huán)而言,，每發(fā)生數(shù)據(jù)跳變可調(diào)整相位一次,，因此平均每2Tb s可調(diào)整相位一次，故同步建立時間為：

    有DLF的數(shù)字鎖相環(huán),，調(diào)整相位的速率要比無DLF的低,，故同步帶比式(5)小。
    由式(1),、式(2),、式(5)可知，3個性能指標(biāo)都取決于DCO周期調(diào)整步距δ：δ愈大,，同步帶愈大,，同步建立時間愈短，但相位誤差卻增大了,。所以δ應(yīng)折中選取,，在保證鎖相環(huán)路能鎖定(同步)的前提下，δ盡可能取小些,，以減小相位誤差,。
    本設(shè)計采用單片機(jī)芯片實現(xiàn)數(shù)字電路相關(guān)器件，簡化了相關(guān)器件復(fù)雜的邏輯電路設(shè)計,，降低了系統(tǒng)的功耗和成本,，提高了系統(tǒng)的可靠性。實現(xiàn)位同步的方法很多,，本文討論的是采用數(shù)字鎖相環(huán)技術(shù)來提取位同步信號,。在位同步提取中，如何縮小同步建立時間,、降低位誤差及增大同步保持時間是好的位同步設(shè)計的努力方向,。
參考文獻(xiàn)
[1] 湛洪然.單品機(jī)原理及實訓(xùn)教程[M].北京：北京師范大學(xué)出版社，2008.
[2] 樊昌信.通信原理[M].北京：國防工業(yè)出版社,，2001.
[3] 張厥盛,，鄭繼禹.鎖相環(huán)技術(shù)[M].西安：西安電子科技大學(xué)出版社，1994.
[4] 田智生.基于鎖相環(huán)的精確自動增益控制電路[J].現(xiàn)代電子技術(shù),，2005,，28(3)：16-17.
[5] 畢成軍.基于FPGA的位同步信號提取[J].現(xiàn)代電子技術(shù),，2006，20(4)：121-123.