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基于Xilinx FPGA的片上系統(tǒng)無線保密通信終端設計
摘要: 利用軟件實施加密算法已經成為實時安全通信系統(tǒng)的重要瓶頸,。標準的商品化CPU和DSP無法跟上數據加密算法的計算速度要求,。此外,CPU和DSP需要完成太多的其他任務,?;贔PGA高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力,并且可以達到所要求的加密處理性能基準[1].然而如果僅使用FPGA可編程VHDL來實現(xiàn)的話,系統(tǒng)就不夠靈活,,升級困難,,況且實現(xiàn)起來有很大的難度,本系統(tǒng)以AES加密算法為例,,使用Xilinx SPARTAN 3E為開發(fā)平臺,,以Xilinx的嵌入式軟核Microblaze為主控制器,調用FPGA的硬件VHDL編程實現(xiàn)的AES加解密和控制CC2420來實現(xiàn)高速有效的數據通信,。
Abstract:
Key words :

0 引言

  利用軟件實施加密算法已經成為實時安全通信系統(tǒng)的重要瓶頸,。標準的商品化CPU和DSP無法跟上數據加密算法的計算速度要求,。此外,,CPU和DSP需要完成太多的其他任務?;?a class="cblue" href="http://forexkbc.com/search/?q=FPGA" title="FPGA">FPGA高度優(yōu)化的可編程的硬件安全性解決方案提供了并行處理能力,,并且可以達到所要求的加密處理性能基準[1].然而如果僅使用FPGA可編程VHDL來實現(xiàn)的話,系統(tǒng)就不夠靈活,,升級困難,,況且實現(xiàn)起來有很大的難度,本系統(tǒng)以AES加密算法為例,,使用Xilinx SPARTAN 3E為開發(fā)平臺,,以Xilinx的嵌入式軟核Microblaze為主控制器,調用FPGA的硬件VHDL編程實現(xiàn)的AES加解密和控制CC2420來實現(xiàn)高速有效的數據通信,。

1 系統(tǒng)設計思想

  本設計使用硬件描述語言VHDL在FPGA數字邏輯層面上實現(xiàn)AES加解密,,為了系統(tǒng)的擴展性和構建良好的人機交互,設計通過PS/2鍵盤輸入加密密鑰,,并將其顯示在LCD上,。在軟核MicroBlaze上,通過SPI總線讀寫FIFO和RAM控制射頻芯片CC2420,,使系統(tǒng)具有信道選擇,、地址識別、自動CRC校驗功能,,使系統(tǒng)更加安全,、通信誤碼率更低。

  1.1 數據幀結構設計

  為了更好的提高本系統(tǒng)數據的傳輸率,,在官方zigbee的數據幀格式基礎上做了修改,。采用如表5-2所示的數據幀格式。數據幀發(fā)送時,,CC2420自動在數據包的開始處加上前導碼和幀起始分隔符在數據包末尾加CRC檢驗,。
 

  1.2 數據可靠傳輸

  為了確保數據不出錯和不丟失,本設計采用了CRC校驗、超時重傳,、返回ACK和NOACK等措施來確保數據的不出錯和丟失,,

2  系統(tǒng)模塊構成

  加密端通過串口和網口從發(fā)送段接收數據,當接收夠16字節(jié)(128bit),,或不足時能自動補零成128bit后送給硬件AES加密模塊,。在軟核Microblaze的控制下通過VHDL編程的AES加密后將數據進行組幀打包,通過軟核對CC2420的寄存器的讀寫將數據通過無線發(fā)送端CC2420發(fā)送出去,,同時等待發(fā)送段確認,。接收端在接收到數據以后,從數據包中將數據提取,進行快速AES解密,解密完成后進行CRC校驗,,如果校驗正確則向源地址發(fā)送ACK確認,。將正確數據送出,如果校驗失敗,,則返回NOACK,。為了確保安全,AES加解密算法需要的密鑰key由鍵盤輸入和修改,,同時可以在LCD上顯示出來,。必須保證兩端key相同才能保證正常通信。

                                                                                    圖1 系統(tǒng)總體控制數據流圖
3 AES加解密模塊

  3.1.1 AES簡介

  AES加解密算法(Rijndael算法)對待加密的明文先進行分段然后加密,,明文的長度可以是l28位,、192位或256位。同樣,,用于加密的密鑰長度也有l(wèi)28位,、192位或256位。根據明文及密鑰長度不同的組合,,加密的輪次有10輪,、12輪和l4輪。在圈函數的每一圈迭代中,,包括4步變換,,分別是字節(jié)代換運算、行變換,、列混合以及圈密鑰的加法變換,。經過驗證,選用l28位的明文和密鑰是幾種組合中加解密速度最快的[2],。所以在本系統(tǒng)設計中使用的為128位明文和128位密文的組合,。由于AES為對稱加解密,所以在此文中我們只討論AES的加密方法,,解密就是與AES對稱的方式來進行的,。

  3.1.2 AES加解密模塊設計

  在本系統(tǒng)中,,使用了FPGA的硬件描述語言(VHDL)來實現(xiàn)了AES的加解密算法,AES分別為輪密鑰加,、字節(jié)代換,、行移位、列混淆,、密鑰擴展,,下面為5個用硬件描述語言實現(xiàn)的小模塊的分別介紹。由于列混淆模塊,、行移位模塊,、輪密鑰加與文獻[4]中算法相同在此不做討論。

  ① 字節(jié)代換模塊

  此模塊為AES中的每一個字節(jié)提供了一個非線性代換,。任一非零字節(jié)被函數所代替,。如果x是零字節(jié),y=b 就是SubBytes變化的結果,。在本設計中,,為了加快算法速度,,將S盒預先寫入RAM中,,直接用地址來指示替代的字節(jié),利用空間來換時間,,達到了加快用算的目的,。

  ②密鑰擴展模塊

  本設計采用了Xilinx IP核Single Block RAM 位寬32,深度64,,在程序的開始,,由用戶設置的初始密鑰系統(tǒng)按照密鑰擴展算法生成的10輪擴展密鑰,將生成的密鑰按照地址次序從低到高放入RAM中,,在每一輪執(zhí)行addroundkey時取出對應輪數的密鑰,,與明文相加(異或)。

                                                                        圖2 AES解密模塊仿真波形
  
        3.2 無線通信模塊

  在本系統(tǒng)中采用TI 公司的CC2420來實現(xiàn)數據的無線通信CC2420工作于免授權的2.4GHz頻段,,33個16位配置寄存器,、15個命令選通寄存器、1個128字節(jié)的RX RAM,、1個128字節(jié)的TX RAM,、1個112字節(jié)的安全信息存儲器。TX和RX RAM的存取可通過地址或者用兩個8位的寄存器,。主機可通過SPI總線設置其工作在Normal模式,,通過SPI總線MOSI,MISO接口對TX FIFO和RX FIFO及狀態(tài)進行寫和讀的操作,,將數據寫入和讀出RAM來實現(xiàn)與CC2420的數據傳輸,,通過觸發(fā)CC2420STXON,SRXON來實現(xiàn)數據的無線發(fā)送和接收。表二是本系統(tǒng)CC2420涉及的寄存器及其功能。


  表2 是本系統(tǒng)CC2420涉及的寄存器及其功能

  3.3 軟核控制模塊

  3.3.1 軟核MicroBlaze簡介

  MicroBlaze 是一款由xilinx公司開發(fā)的嵌入式處理器軟核,,其采用RISC(Reduced Instruction Set Computer)優(yōu)化架構,。它符合IBM CoreConnect標準,能夠與PPC405系統(tǒng)無縫連接[3],。MicroBlaze是一個非常簡化卻具有較高性能的軟核,,在Spartan3E系列FPGA中它只占400個Slice,相當于10萬門FPGA容量的1/3,。其為哈佛結構,,32位地址總線,獨立的指令和數據緩存,,并且有獨立的數據和指令總線連接到IBM的PLB總線,,使得它能很容易和其它外設IP核一起完成整體功能。支持SPI,、I2C,、PCI、CAN總線,,支持重置,、硬件異常、中斷,、用戶異常,、暫停等機制,可配置UART,、GPIO等接口,。

  3.3.2 microblaze的控制流程

 
                                               圖3 microblaze的控制流程
 
  3.3.3 microblaze的控制流程主程序
 
  main () {
 
  Initial()//初始化系統(tǒng);
 
  CmdSend()//上位機命令輸入;
 
  DataRev()//數據接收;
 
  AESEny()//數據加密;
 
  DataPackage()數據打包;
 
  CC2420Sen()加密數據發(fā)送;
 
  Return success; }
 
結語
  本系統(tǒng)將軟件加解密(在50M的頻率下使用軟件來進行加解密)與硬件加解密時間做了對比:如表3所示。
                                           表3 軟件和硬件加密對比
                                        表4 AES加密占用FPGA資源統(tǒng)計表
 
  該方案充分有效的利用了Spartan 3E的資源,,尤其為可編程邏輯和RAM的利用,。其中AES加解密中的乘法運算均由LUT查找表來實現(xiàn),用空間換取時間,,獲得了很高的算法速度,。在AES算法測試時我們發(fā)現(xiàn)80%的AES加解密時間都用于密鑰擴展算法中,如果能再進一步把算法優(yōu)化,,比如做成流水線的算法模式的話,,加解密時間又能減少近20%,即由現(xiàn)在的6.74us減少到略大于5.39us,,效率又可以增加很多,。
 
參考文獻:
 
  [1]AES算法FPGA實現(xiàn)分析,唐金藝,,[M] 海軍計算技術研究所
 
  [2]唐明,,張煥國,,劉樹渡等 AES的高性能硬件設計與研究 [M] 武漢大學計算機學院
 
  [3]趙峰 馬迪民 孫偉等 FPGA上的嵌入式設計[M] 2008.4
 
  [4]佟玉偉 陸浪如 FPGA先進加密算法 (AES) 的并行實現(xiàn) [M] 交通與計算機 2002.6
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