1.1 基于DSP的視頻圖像處理系統(tǒng)^[1][2]
　　本系統(tǒng)從功能上可以分為四個(gè)部分：DSP數(shù)據(jù)處理與存儲(chǔ)模塊,，數(shù)據(jù)采集模塊,，數(shù)字與模擬數(shù)據(jù)輸出模塊及時(shí)序控制模塊。DSP數(shù)據(jù)處理與存儲(chǔ)模塊完成圖像的非均勻校正,、壞元替代,、自動(dòng)增益控制、圖像凍結(jié),、極性變換,、直方圖統(tǒng)計(jì)以及電子變焦等數(shù)據(jù)處理,；數(shù)據(jù)采集模塊包括高速A/D轉(zhuǎn)換電路、輸入數(shù)字信號(hào)的同步FIFO緩沖電路等,；輸出模塊包括緩沖輸出視頻數(shù)據(jù)的同步FIFO存儲(chǔ)器電路,、視頻D/A轉(zhuǎn)換器以及RS422電平格式的數(shù)據(jù)發(fā)送電路，該模塊完成模擬視頻信號(hào)的顯示和向下一級(jí)處理系統(tǒng)送數(shù)字信號(hào),；時(shí)序控制模塊的主要任務(wù)是在DSP的協(xié)調(diào)下控制所有模塊的時(shí)序和工作狀態(tài),，從而保證系統(tǒng)正常工作。
　　時(shí)序控制模塊由FPGA芯片及外圍電路構(gòu)成,，其頂層信號(hào)配置如圖2所示^[3],。該FPGA為系統(tǒng)提供主要的時(shí)序控制，包括各器件所需的時(shí)鐘,、中斷信號(hào),、同步信號(hào)等。

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　　圖1所示系統(tǒng)的工作過(guò)程為：來(lái)自FPA探測(cè)器的兩路輸入視頻信號(hào)經(jīng)視頻A/D變換為數(shù)字信號(hào)后進(jìn)入先進(jìn)先出(FIFO)存儲(chǔ)器,，并經(jīng)由DSP的DMA通道存入DSP片內(nèi)RAM中,，進(jìn)行非均勻性校正、壞元替代等處理,，并將處理后的圖像數(shù)據(jù)通過(guò)DMA通道搬至數(shù)字視頻輸出FIFO后送至下一級(jí)圖像處理系統(tǒng),。同時(shí)，處理后的數(shù)據(jù)經(jīng)由另一個(gè)輸出FIFO進(jìn)入視頻D/A轉(zhuǎn)換器,，在復(fù)合同步信號(hào)和復(fù)合消隱信號(hào)的控制下,，轉(zhuǎn)換為標(biāo)準(zhǔn)的PAL制模擬視頻信號(hào)。
1.2 紅外焦平面陣列的工作原理
　　紅外焦平面陣列的工作原理是^[4]：焦平面上的紅外探測(cè)器在接收到入射的紅外輻射后,，在紅外輻射的入射位置上產(chǎn)生一個(gè)與入射紅外輻射性能有關(guān)的局部電荷,，通過(guò)掃描焦平面陣列的不同部位或按順序?qū)㈦姾蓚魉偷阶x出器件中來(lái)讀出這些電荷。當(dāng)探測(cè)器將入射光子轉(zhuǎn)換成電荷后,，所產(chǎn)生的信號(hào)必須被注入讀出電路,，以便進(jìn)行多路傳輸，讀出電路的輸出信號(hào)再進(jìn)入放大電路進(jìn)行放大,，然后進(jìn)入后續(xù)電路進(jìn)行處理,。
　　為使IRFPA正常工作，IRFPA的讀出電路一般需要外部提供5個(gè)信號(hào)：相位時(shí)鐘PH1與PH2,、周期及積分時(shí)間均可變的積分時(shí)間時(shí)鐘INT,、IRFPA，工作模式設(shè)置控制字COMI與模式設(shè)置使能控制字COML,。這5個(gè)信號(hào)由外部輸入IRFPA,。其中INT用來(lái)控制紅外探測(cè)器產(chǎn)生的光電流在積分電容上的累積時(shí)間。PH1,、PH2作為讀出電路中移位寄存器行和列掃描的時(shí)鐘和復(fù)位時(shí)鐘,。此外,，通過(guò)控制積分時(shí)間時(shí)鐘的周期可以改變IRFPA輸出圖像的幀頻。
　　由以上的敘述可以看出,，系統(tǒng)前端IRFPA輸出的圖像信號(hào)不包含標(biāo)準(zhǔn)視頻信號(hào)的同步信號(hào),、消隱信號(hào)等。所以無(wú)法從中分離出這些信息,，需要系統(tǒng)自己生成符合PAL制標(biāo)準(zhǔn)的同步信號(hào)等,，然后合成標(biāo)準(zhǔn)PAL制視頻信號(hào)。下面介紹模擬視頻信號(hào)的原理及實(shí)現(xiàn)方法,。
2 模擬視頻信號(hào)的生成
　　本系統(tǒng)采用Bt121作為視頻編碼器芯片^[5],，由其合成PAL制標(biāo)準(zhǔn)視頻信號(hào)。圖3是生成全電視信號(hào)所需各種信號(hào)的FPGA模塊框圖,。該模塊有4個(gè)輸入信號(hào)：CLK，REN4,，CLK8M,，RESET。其中：CLK是主時(shí)鐘信號(hào),；REN4是DSP送給FPGA的控制信號(hào),，REN4為低時(shí)開(kāi)始產(chǎn)生模擬視頻信號(hào)輸出；CLK8M是8MHz的時(shí)鐘信號(hào),；RESET是復(fù)位信號(hào),。輸出5個(gè)信號(hào)：SCLOCK、BLANK,、SYNC,、RCLK4和PRS4。其中SCLOCK是視頻編碼芯片BT121的時(shí)鐘信號(hào),；BLACK和SYNC分別是送給BT121的消隱信號(hào)和同步信號(hào),；RCLK4是模擬口FIFO的讀時(shí)鐘信號(hào)；PRS4是模擬口FIFO的清空信號(hào),。

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2.1 SYNC和BLANK信號(hào)設(shè)計(jì)^[6]
　　要產(chǎn)生符合PAL制標(biāo)準(zhǔn)的電視信號(hào),，需要產(chǎn)生滿(mǎn)足如圖4所示的復(fù)合同步信號(hào)和場(chǎng)消隱信號(hào)。圖中陰影部分就是產(chǎn)生的有效圖像區(qū)域：320(列)×256(行),，視場(chǎng)的其他部分不送圖像信號(hào),。產(chǎn)生SYNC和BLANK信號(hào)時(shí)設(shè)計(jì)了四個(gè)模塊：pix、vcnt,、sync_gene和blank_gene模塊,。

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2.1.1 pix模塊
　　pix模塊主要用來(lái)產(chǎn)生半行計(jì)數(shù)器B、整行計(jì)數(shù)器Q和半行標(biāo)志Term,，以便為其他三個(gè)模塊所用,。標(biāo)準(zhǔn)的PAL制電視信號(hào),，一行64μs，由于像素時(shí)鐘8MHz,，即125ns,，64μs/125ns＝512個(gè)像素，這樣半行計(jì)數(shù)器B,，記8MHz時(shí)鐘的個(gè)數(shù),，當(dāng)B＝255時(shí)，B值復(fù)位為0,，而D則是計(jì)數(shù)半行個(gè)數(shù)的計(jì)數(shù)器,，因?yàn)橐粠瑘D像分成奇偶兩場(chǎng)，每場(chǎng)312.5行,，總共625行,，這樣D的值就從0～1249。同樣Q用來(lái)計(jì)數(shù)整行,，Q＝511時(shí),，Q的值復(fù)位為0。當(dāng)計(jì)數(shù)器每次計(jì)數(shù)到255時(shí),，也就是B值變化時(shí),，Term變?yōu)?，其他情況下Term為0,。
2.1.2 vcnt模塊
　　vcnt模塊主要產(chǎn)生F和H標(biāo)志,，用F和H兩個(gè)標(biāo)志標(biāo)示SYNC信號(hào)的產(chǎn)生。在該模塊中,，用一個(gè)計(jì)數(shù)器賦D的值,，當(dāng)D值不同時(shí)，產(chǎn)生不同的F和H值,。當(dāng)D為619或1 244或629或4時(shí),，F(xiàn)和H都為1；當(dāng)D為624或1 249時(shí),，F(xiàn)和H分別為0和1,；當(dāng)D為634或9時(shí)，F(xiàn)和H分別為1和0,。
2.1.3 sync_gene模塊
　　通過(guò)前面產(chǎn)生的F和H值的不同組合加上B和Q的不同值,，就可以確定SYNC信號(hào)發(fā)生跳變的時(shí)刻。只要記錄下這些時(shí)刻,，就可以生成符合要求的SYNC同步信號(hào)了,。F和H以及B和Q的組合所代表的時(shí)刻如表1所示。

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2.1.4 blank_gene模塊設(shè)計(jì)
　　消隱信號(hào)的產(chǎn)生,，主要是齒脈沖信號(hào)的產(chǎn)生,，同樣可以通過(guò)齒脈沖的不同,，區(qū)分奇偶場(chǎng)信號(hào)。通過(guò)D和B的值就可以知道何時(shí)在場(chǎng)消隱期間,，何時(shí)不在場(chǎng)消隱期間,，場(chǎng)消隱信號(hào)的產(chǎn)生邏輯如表2所示。

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2.2 RCLK4信號(hào)的設(shè)計(jì)
????RCLK4信號(hào)是模擬口FIFO的讀時(shí)鐘,，當(dāng)有讀時(shí)鐘時(shí)就有數(shù)據(jù)被送到BT121,。因此在一場(chǎng)期間，只在圖中陰影部分才產(chǎn)生RCLK4,。
　　通過(guò)兩個(gè)標(biāo)志信號(hào)flag_256和flag_320v控制RCLK4的產(chǎn)生,。flag_320v信號(hào)用來(lái)記每一行像素點(diǎn)的位置，由于一行64μs,，相當(dāng)于512個(gè)像素,，除去行逆程12?μs，96個(gè)像素,，正常能顯示的像素個(gè)數(shù)是512－96＝416,，因此讓圖像顯示在屏幕的中央部分：416/2＝208，208－160（半行像素的個(gè)數(shù)）＋96(逆程)－12(前肩寬度)＝132,，因此選圖像開(kāi)始的第一個(gè)像素的位置為132，而最后一個(gè)像素的位置也就確定了：132＋319＝451,，于是在計(jì)數(shù)器值大于132并且小于451時(shí),，令信號(hào)flag_320v=1，否則為0,。
　　在確定了每一行的位置后,，還要確定從哪一行開(kāi)始顯示圖像。由于一幀圖像分成奇偶兩場(chǎng),，所以每場(chǎng)都顯示256行,，而PAL制中每場(chǎng)312.5行，312.5－256－25（場(chǎng)消隱期）＝31.5,，所以讓圖像上面空出16.5行,，下面空出15行，中間區(qū)域顯示圖像,?？紤]到奇偶場(chǎng)問(wèn)題，用D來(lái)計(jì)數(shù),，當(dāng)77　　最后得到flag_256和flag_320v兩個(gè)信號(hào)后,，在兩個(gè)信號(hào)都為1時(shí)，讓RCLK4輸出8MHz時(shí)鐘,，相當(dāng)于在這些時(shí)刻顯示FIFO中的數(shù)據(jù),，而其他情況輸出0，不顯示數(shù)據(jù),。
　　SCLOCK信號(hào)是Bt121的工作時(shí)鐘,，其設(shè)計(jì)較簡(jiǎn)單，這里不再詳述,。
　　上述的同步信號(hào),、消隱信號(hào)、時(shí)鐘信號(hào)以及從輸出FIFO讀出的數(shù)據(jù)信號(hào)經(jīng)Bt121芯片合成后,，成為符合PAL制標(biāo)準(zhǔn)的全電視信號(hào),，可以直接在監(jiān)視器上顯示輸出。
　　本文實(shí)現(xiàn)了一種紅外圖像預(yù)處理系統(tǒng)的模擬視頻信號(hào)輸出,。實(shí)際實(shí)現(xiàn)中還解決了系統(tǒng)輸入輸出沖突,、輸入輸出FIFO的誤讀、FPGA信號(hào)的驅(qū)動(dòng)等具體問(wèn)題,。經(jīng)過(guò)對(duì)所設(shè)計(jì)的FPGA時(shí)序在紅外預(yù)處理系統(tǒng)中的實(shí)際測(cè)試表明,，其實(shí)現(xiàn)了預(yù)期功能，使紅外圖像預(yù)處理系統(tǒng)的模擬視頻輸出達(dá)到了實(shí)時(shí),、穩(wěn)定的要求,。

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