引言：隨著單個(gè)芯片上集成的晶體管數(shù)量超過(guò)10億數(shù)量級(jí),，能量消耗已經(jīng)逐漸成為芯片設(shè)計(jì)的首要限制因素,。集成電路的設(shè)計(jì)重點(diǎn)也從芯片的功能需求轉(zhuǎn)變?yōu)?a class="innerlink" href="http://forexkbc.com/tags/功耗" title="功耗" target="_blank">功耗需求。NoC作為未來(lái)芯片設(shè)計(jì)的發(fā)展方向,，研究其功耗問(wèn)題意義重大,。

　　1功耗模型

　　1.1CMOS邏輯電路的功耗模型

　　集成電路的功耗主要由動(dòng)態(tài)功耗、短路功耗,、靜態(tài)功耗和漏電流功耗4個(gè)方面組成,。

　　（1）動(dòng)態(tài)功耗是電路中的節(jié)點(diǎn)電容充放電行為產(chǎn)生的,，可以由以下表達(dá)式表述：　　

　　式中：Vdd為電源電壓,；Ci為被充放電的節(jié)點(diǎn)電容；i為節(jié)點(diǎn)活性因子（表示節(jié)點(diǎn)電容充放電的平均次數(shù)與開(kāi)關(guān)頻率的比值）;f為開(kāi)關(guān)頻率。

　?。?）短路功耗是在一定條件下電源到地產(chǎn)生的短路電流形成的,，其表達(dá)式為：

　　式中：k由工藝和電壓決定；W為晶體管的寬度,；τ為輸入信號(hào)的上升/下降時(shí)間,；f為開(kāi)關(guān)頻率。

　?。?）靜態(tài)功耗是電路在穩(wěn)定時(shí)所形成的功耗,。

　　（4）漏電流功耗是指由亞閥值電流和反向偏壓電流造成的功耗,。

　　以靜態(tài)CMOS電路為主的集成電路中,，動(dòng)態(tài)功耗是整個(gè)電路功耗的主要組成部分，其次為短路功耗,，而靜態(tài)功耗和漏電流功耗在大多數(shù)情況下可以忽略不計(jì)[23],。

　　分析動(dòng)態(tài)功耗的構(gòu)成公式可以得出降低電源電壓、減小電路節(jié)點(diǎn)電容和節(jié)點(diǎn)開(kāi)關(guān)活性等方法,，從而降低集成電路的功耗,。

　　集成電路的動(dòng)態(tài)功耗與電源電壓的平方成正比關(guān)系，因此,，降低電源電壓可以大幅度減少功耗,。但一般電源電壓Vdd應(yīng)不小于閥值電壓Vt的2~3倍，如果電源電壓小到接近閥值電壓,，電路的延遲會(huì)明顯加大,，因此，為了保證電路的性能,，可以采用適當(dāng)?shù)偷拈y值電壓Vt,。但Vt也不能無(wú)限制的降低，必須保持一定的噪聲裕度,，而且當(dāng)Vt下降時(shí),，漏電流造成的功耗也會(huì)相應(yīng)增加。

　　從另一方面考慮動(dòng)態(tài)功耗是電路中節(jié)點(diǎn)電容的充放電行為產(chǎn)生的,，節(jié)點(diǎn)充放電的頻率是一個(gè)重要的參數(shù),，而節(jié)點(diǎn)活性因子正是反映節(jié)點(diǎn)充放電的頻率的參數(shù)，電路的有效電容是節(jié)點(diǎn)活性因子與節(jié)點(diǎn)電容的乘積,。避免無(wú)用的充放電行為,，采用各種低活性的電路結(jié)構(gòu)可以降低功耗。

　　1.2片上網(wǎng)絡(luò)通訊功耗模型：

　　Orion提出的功耗模型（PowerModel）,，是首次提出的運(yùn)用在網(wǎng)絡(luò)中的功耗模型,。片上網(wǎng)絡(luò)（NoC）將網(wǎng)絡(luò)通信的原理引入到片上系統(tǒng)的設(shè)計(jì)中，適用PowerModel功耗模型。片上網(wǎng)絡(luò)通訊功耗是指片上網(wǎng)絡(luò)的任意資源節(jié)點(diǎn)間的數(shù)據(jù)通訊所產(chǎn)生的功耗,，在PowerModel功耗模型中傳輸一個(gè)數(shù)據(jù)片（flit）的功耗用Eflit表示,。

　　式中：Ebuf表示緩沖器的功耗；Earb表示仲裁的功耗,；Exb表示交叉開(kāi)關(guān)（Crossbar）的功耗,；Ecn=Ebuf+Earb+Exb表示通訊節(jié)點(diǎn)內(nèi)部的功耗；Elnk表示通道（link）的功耗,。假設(shè)H表示數(shù)據(jù)片經(jīng)過(guò)的網(wǎng)絡(luò)跳數(shù),，數(shù)據(jù)片（flit）從資源節(jié)點(diǎn)Ri傳輸?shù)劫Y源節(jié)點(diǎn)Rj的功耗：

　　當(dāng)H=D時(shí)，此時(shí)的功耗為最低,，即：

　　這里的D是源節(jié)點(diǎn)到目的節(jié)點(diǎn)采用最短路由算法所得的曼哈頓距離（ManhattanDistance）,。

　　2降低功耗的辦法：

　　2.1集成電路不同的設(shè)計(jì)層次：

　　文獻(xiàn)[5]介紹了工藝級(jí)低功耗設(shè)計(jì)和優(yōu)化技術(shù)這一設(shè)計(jì)層次的低功耗方法。版圖級(jí)低功耗設(shè)計(jì)和優(yōu)化技術(shù)基于Elmore模型,，優(yōu)化電路的主要功耗是互連線(xiàn)的功耗,。布局布線(xiàn)技術(shù)從只考慮面積和延時(shí)的因素，發(fā)展到通過(guò)加入來(lái)自設(shè)計(jì)前端的信號(hào)活動(dòng)信息以實(shí)現(xiàn)對(duì)功耗的優(yōu)化,。門(mén)級(jí)低功耗設(shè)計(jì)和優(yōu)化技術(shù)包括時(shí)序調(diào)整,、公因子提取、工藝映射,、門(mén)尺寸優(yōu)化和路徑平衡等方法[67]。文獻(xiàn)[6]介紹的時(shí)序調(diào)整（Retiming）方法通過(guò)插入新的寄存器或重新安排寄存器的位置,，達(dá)到減少門(mén)的翻轉(zhuǎn)頻率或減少通過(guò)流水線(xiàn)的最長(zhǎng)段延遲,，以此減少功耗。文獻(xiàn)[7]利用公因子提取方法實(shí)現(xiàn)了多級(jí)電路的低功耗,。工藝映射方法把翻轉(zhuǎn)率高的節(jié)點(diǎn)隱藏到負(fù)載電容小的門(mén)單元的內(nèi)部,，從而降低功耗。門(mén)尺寸優(yōu)化方法是對(duì)非關(guān)鍵路徑的門(mén)縮小尺寸從而減小面積和功耗,。路徑平衡方法通過(guò)避免多余的偽跳變從而節(jié)省功耗,。RTL結(jié)構(gòu)級(jí)低功耗設(shè)計(jì)及優(yōu)化技術(shù)這一層次的低功耗方法包括邏輯綜合和優(yōu)化技術(shù)及并行設(shè)計(jì)（Parallelism）和流水線(xiàn)設(shè)計(jì)（Pipeline）技術(shù)。并行設(shè)計(jì)和流水線(xiàn)設(shè)計(jì)是通過(guò)增大面積來(lái)提升性能和減低功耗,，采用并行設(shè)計(jì)后,，電路面積每增長(zhǎng)n倍，電容增大n倍,，對(duì)應(yīng)的頻率和電壓下降n倍,，因?yàn)楣呐c電壓的平方成正比，所以功耗可以降低n2倍,。系統(tǒng)級(jí)低功耗設(shè)計(jì)和優(yōu)化技術(shù)這一層次的低功耗技術(shù)包括軟硬件劃分,、存儲(chǔ)器優(yōu)化[8]、指令級(jí)優(yōu)化、動(dòng)態(tài)功耗管理[9]和總線(xiàn)低功耗設(shè)計(jì)等,。

　　2.2片上網(wǎng)絡(luò)通訊方面：

　　2.2.1內(nèi)部緩沖器功耗：

　　發(fā)生競(jìng)爭(zhēng)時(shí),，需要內(nèi)部緩存臨時(shí)儲(chǔ)存低優(yōu)先級(jí)的分組。在開(kāi)關(guān)結(jié)構(gòu)電路中,，緩存通常用共享的靜態(tài)RAM或者動(dòng)態(tài)RAM儲(chǔ)存器實(shí)現(xiàn),。存儲(chǔ)器訪(fǎng)問(wèn)消耗的能量由輸入分組之間的競(jìng)爭(zhēng)決定。目的地競(jìng)爭(zhēng)是獨(dú)立于應(yīng)用的,，不管是用何種開(kāi)關(guān)結(jié)構(gòu)體系,。互連線(xiàn)競(jìng)爭(zhēng)依賴(lài)于開(kāi)關(guān)結(jié)構(gòu)體系,，不同的體系拓?fù)鋾?huì)產(chǎn)生不同的競(jìng)爭(zhēng),，因此，可以通過(guò)優(yōu)化拓?fù)浣Y(jié)構(gòu)設(shè)計(jì)改善儲(chǔ)存器訪(fǎng)問(wèn)的功耗,。

　　2.2.2通道的功耗：

　　假設(shè)有一個(gè)基于RailtoRail結(jié)構(gòu)的撥動(dòng)開(kāi)關(guān),，通道上的位能量Elnk可以通過(guò)以下公式計(jì)算：

　　其中：Cwire為通道的線(xiàn)電容，Cinput為連接到互連線(xiàn)上的輸入門(mén)的總電容,。Cw=Cwire+Cinput為位傳播的總負(fù)載電容,。

　　互連線(xiàn)電容的充放電行為決定了通道互連線(xiàn)的功耗。因此,，兩方面的技術(shù)可以采用,，一是盡可能減小開(kāi)關(guān)活性，二是采用基于漢明距離的低功耗編碼技術(shù),。

　　2.2.3開(kāi)關(guān)功耗：

　　不同的開(kāi)關(guān)結(jié)構(gòu)對(duì)網(wǎng)絡(luò)性能（如延遲,、吞吐量、功耗等）的影響不同,。下面分析交換結(jié)構(gòu)中功耗問(wèn)題和對(duì)具有不同數(shù)目出口和入口的交換結(jié)構(gòu)體系的功耗估計(jì)方法,。

　　2.2.3.1Crossbar開(kāi)關(guān)結(jié)構(gòu)[10]

　　Crossbar拓?fù)鋵?duì)輸入輸出之間的連接使用空間劃分多路選擇器。如圖2所示,，每個(gè)輸入輸出連接有自己的專(zhuān)用數(shù)據(jù)路徑,，因此，Crossbar結(jié)構(gòu)沒(méi)有互連競(jìng)爭(zhēng),。隨著輸入和輸出端口數(shù)的增加,，開(kāi)關(guān)功耗將呈現(xiàn)線(xiàn)性增加，對(duì)端口數(shù)多的開(kāi)關(guān)結(jié)構(gòu),，功耗將非常高,。

　　2.2.3.2全連接網(wǎng)絡(luò)[10]:

　　與Crossbar網(wǎng)絡(luò)相似，全連接網(wǎng)絡(luò)中也沒(méi)有互連競(jìng)爭(zhēng),，在它們的功耗模型中沒(méi)有使用內(nèi)部緩沖器,。每個(gè)全連接開(kāi)關(guān)網(wǎng)絡(luò)的位能量消耗在互連線(xiàn)和多路選擇器上,，多路選擇器的復(fù)雜度伴隨著輸入端數(shù)量的增加而更為復(fù)雜，其功耗也隨之增大,。

　　2.2.3.3Banyan網(wǎng)絡(luò)[10]:

　　n維Banyan網(wǎng)絡(luò)有N=2n個(gè)輸入和N=2n個(gè)輸出,，在n個(gè)階段開(kāi)關(guān)的總數(shù)是1/2N!log2N,每個(gè)階段用i表示（0?i?n）。Banyan網(wǎng)絡(luò)中同一互連可能被不同的數(shù)據(jù)路徑共享,，從而存在互連競(jìng)爭(zhēng)問(wèn)題,，在每個(gè)內(nèi)部節(jié)點(diǎn)開(kāi)關(guān)中需要設(shè)置一個(gè)緩沖器。

　　Banyan網(wǎng)絡(luò)中的二進(jìn)制開(kāi)關(guān)比Crossbar中的交叉節(jié)點(diǎn)開(kāi)關(guān)更復(fù)雜,，當(dāng)位數(shù)據(jù)從輸入端口交換到輸出端口,，二進(jìn)制開(kāi)關(guān)消耗的能量更多。

　　2.2.3.4BatcherBanyan網(wǎng)絡(luò)[10]:

　　該結(jié)構(gòu)由Batcher排序網(wǎng)絡(luò)和Banyan網(wǎng)絡(luò)組合構(gòu)成,，其中,，競(jìng)爭(zhēng)問(wèn)題由Batcher排序網(wǎng)絡(luò)解決，后面跟著B(niǎo)anyan網(wǎng)絡(luò),。在排序網(wǎng)絡(luò)中,，每個(gè)輸入輸出競(jìng)爭(zhēng)都有自己的專(zhuān)用路徑，從而不存在互連競(jìng)爭(zhēng)問(wèn)題,。

　　盡管BatcherBanyan網(wǎng)絡(luò)解決了互連競(jìng)爭(zhēng)問(wèn)題,，但它是以增加輸入和輸出之間階段數(shù)為代價(jià)的，它共有1/2（log2N）（log2N+1）階段,，這將增加位能量在開(kāi)關(guān)和互連上的消耗,。

　　互連競(jìng)爭(zhēng)在內(nèi)部緩沖器中引起大量的能量消耗，隨著吞吐量的增加,，緩沖器中的功耗將急劇增加,。對(duì)端口數(shù)少的開(kāi)關(guān)結(jié)構(gòu)，內(nèi)部節(jié)點(diǎn)開(kāi)關(guān)功耗是主要的,，對(duì)于端口數(shù)非常大的開(kāi)關(guān)結(jié)構(gòu)，互連線(xiàn)功耗將占支配地位,。

　　不同的開(kāi)關(guān)交換結(jié)構(gòu)體系其各自的功耗消耗主體不同,，可以根據(jù)不同的應(yīng)用要求，將芯片從整體上分成幾大部分,，各部分采用不同的拓?fù)浣Y(jié)構(gòu),，以期實(shí)現(xiàn)芯片性能、面積和功耗的有機(jī)統(tǒng)一,。

　　2.3NoC映射問(wèn)題：

　　NoC映射是在給定IP核庫(kù)和任務(wù)圖的基礎(chǔ)上,，以某些設(shè)計(jì)約束（如延遲和功耗等）為限制條件，將每個(gè)任務(wù)分配到合適的IP核上以及安排各個(gè)IP核上任務(wù)的執(zhí)行順序,，然后再?zèng)Q定每個(gè)IP核在NoC拓?fù)浣Y(jié)構(gòu)中的位置,。在映射時(shí),，搜索空間隨著網(wǎng)絡(luò)尺寸的增長(zhǎng)呈現(xiàn)階乘遞增，對(duì)于一個(gè)包含N個(gè)IP核的NoC,映射有N!種可能結(jié)果,，因此,，映射問(wèn)題是一個(gè)NPcomplete問(wèn)題。

　　功耗優(yōu)先的映射問(wèn)題就是在給定應(yīng)用特征圖和NoC拓?fù)浣Y(jié)構(gòu)圖的基礎(chǔ)上,，將應(yīng)用特征圖中的每個(gè)處理單元分配到NoC的資源節(jié)點(diǎn)上,，并且使整個(gè)系統(tǒng)的通訊功耗最小。以蟻群算法為典型的生物仿生算法在解決NoC映射問(wèn)題方面應(yīng)用比較廣泛,。

　　3結(jié)束語(yǔ)：

　　NoC是未來(lái)芯片發(fā)展的方向,，而功耗問(wèn)題是Noc設(shè)計(jì)的一個(gè)關(guān)鍵問(wèn)題。本研究從不同的功耗模型出發(fā),，從集成電路不同的設(shè)計(jì)層次,、片上網(wǎng)絡(luò)通訊功方面以及NoC映射問(wèn)題來(lái)討論NoC的低功耗設(shè)計(jì)，綜合現(xiàn)有功耗解決的最新方案,，對(duì)NoC的功耗研究做了一個(gè)比較全面的歸類(lèi)分析,。