??? 摘? 要： 提出了一種基于CPLD和DDS芯片AD9852的信號模擬器的設(shè)計方案。通過串口通信,，CPLD對信號的相位,、頻率、幅度及類型等重要參數(shù)進(jìn)行接收及相應(yīng)處理,，輸出AD9852所需的控制字及對應(yīng)內(nèi)部寄存器地址,，并觸發(fā)AD9852生成所需的各種信號。該設(shè)計方案能夠輸出單頻,、FSK,、RFSK、Chirp,、BPSK信號,，具有較高的應(yīng)用價值。?

??? 關(guān)鍵詞： 信號模擬器,； CPLD,； AD9852； VHDL

?

??? 在通信,、雷達(dá),、電子對抗等電子系統(tǒng)的研究過程中，高性能的信號模擬器使得系統(tǒng)可以分模塊展開并行研究,，從而縮短研究周期,，節(jié)省研制經(jīng)費(fèi)，并對這些系統(tǒng)的主要指標(biāo)和最終性能起著決定性的影響,。隨著現(xiàn)代數(shù)字電路以及超大規(guī)模集成電路（VLSI）的發(fā)展,，一些新的采用DDS技術(shù)的信號模擬器被廣泛研究。相比于傳統(tǒng)的模擬方法,，采用數(shù)字技術(shù)的系統(tǒng)將較少地受到溫度變化的影響,，并且只需要通過改變數(shù)字系統(tǒng)的參數(shù)，就可以實(shí)現(xiàn)對輸出信號的控制^[1],。?

1 AD9852的組成及功能?

??? AD公司生產(chǎn)的AD9852是具有高集成度的DDS芯片,，它使用的是0.35μm CMOS技術(shù)，工作電壓為3.3V,；其時鐘高達(dá)300MHz,，內(nèi)部含有4～20倍可編程參考時鐘倍乘器,，參考時鐘可以單端或差分輸入。DDS的核心部件包括雙向48位可編程頻率寄存器,、雙向14位可編程相位寄存器和正弦查詢表（使其頻率分辨率到微赫茲,，相位分辨率到0.022°，相位截斷到17位) 以及12位的高速高性能的D/A轉(zhuǎn)換器,?？刂平涌诤唵危?0MHz的串行兩線或三線外圍接口，100MHz的8位并行數(shù)據(jù)接口,。本設(shè)計采用的是并行的數(shù)據(jù)傳輸模式,。?

??? AD9852內(nèi)部具有兩大類寄存器：數(shù)據(jù)寄存器和控制寄存器，其對應(yīng)的地址如表1所示,。?

?

?

??? 其中,，控制寄存器分別為節(jié)能控制寄存器IDH、時鐘控制寄存器IEH,、旁路控制寄存器20H和工作模式寄存器IFH,。?

2 信號模擬器系統(tǒng)組成?

??? 根據(jù)DDS的工作原理及信號模擬器的技術(shù)要求，信號的生成與模擬通常是對頻率,、相位,、幅度及類型等參數(shù)進(jìn)行設(shè)置。?

該模擬器以PC為軟件平臺,，用戶通過上位機(jī)軟件將信號的各種參數(shù)進(jìn)行數(shù)據(jù)轉(zhuǎn)化,，并按順序依次通過串口傳送給信號模擬器的硬件電路。該模擬器硬件電路的核心部件由CPLD和AD9852組成,。其中CPLD芯片EPM7128SQI100-10實(shí)現(xiàn)對硬件電路的總體控制,，主要完成兩方面的工作：對串口所傳輸?shù)男盘柕母鲄?shù)進(jìn)行接收，實(shí)現(xiàn)異步串行通信UART,；對所接收的數(shù)據(jù)進(jìn)行提取和轉(zhuǎn)換,，輸出AD9852所需控制字及相應(yīng)內(nèi)部寄存器的地址，同時輸出觸發(fā)信號,，實(shí)現(xiàn)對AD9852的控制,。其總體原理如圖1所示。

?

?

2.1? 基于VHDL的串口通信?

??? 本系統(tǒng)采用的UART傳輸格式是1位為“0”的起始位,、1位為“1”的停止位和8位數(shù)據(jù)位,，當(dāng)采樣寄存器檢測到RXD引腳上的電平從“1”到“0”負(fù)跳變時，啟動控制器以接收數(shù)據(jù),。根據(jù)奈奎斯特定理,，采用16倍頻的時鐘信號對數(shù)據(jù)進(jìn)行采樣，在每一位信號的中央采樣三次,，通過三次采樣中至少兩次相同的值來確定該位數(shù)據(jù)，以減小干擾的影響。對所接收的每一幀的8位數(shù)據(jù)進(jìn)行串并轉(zhuǎn)換,，將其并行輸出。如果起始位接收到的值不為“0”,，則為無效起始位，復(fù)位接收電路^[2],。其具體程序流程如圖2所示,。?

?

?

2.2? CPLD控制AD9852模塊?

??? 根據(jù)DDS芯片AD9852各引腳及內(nèi)部寄存器相關(guān)功能， CPLD按照以下流程實(shí)現(xiàn)對AD9852的控制,。其程序流程如圖3所示。

?

?

??? (1)當(dāng)開始接收數(shù)據(jù)時,，CPLD為MASTER RESET引腳產(chǎn)生一個邏輯為“1”的高電平,，且保持至少10個系統(tǒng)時鐘周期，上電復(fù)位使芯片正常工作,。?

??? (2)采用并行輸入方式,，CPLD每次將所接收的一幀數(shù)據(jù)中間8位同時輸出，并賦給AD9852的D7～D0并行數(shù)據(jù)輸入口,。?

??? (3) 對所接收的第一幀有效數(shù)據(jù)的bit3～bit1這三位數(shù)據(jù)進(jìn)行判斷,，確定DDS的工作模式：Single Tone(000)，F(xiàn)SK（001）,、RAMPED FSK（010）,、Chirp（011）、BPSK(100),。?

??? (4)根據(jù)不同的工作模式,，CPLD按順序依次輸出接收數(shù)據(jù)所對應(yīng)的AD9852內(nèi)部寄存器的地址，并賦給其A5～A0的6位并行地址輸入口,。表2為各工作模式下所需使用的內(nèi)部寄存器相關(guān)功能^[3],。?

?

?

??? (5)在傳輸一幀數(shù)據(jù)的最后一位即停止位時，CPLD產(chǎn)生一個單脈沖信號,，加在AD9852的WRB端口,。在脈沖上升沿到來時，將D7～D0端口數(shù)據(jù)寫入到此時A5～A0所指示的數(shù)據(jù)寄存器中,。?

??? (6) 為了對輸出信號模式加以控制,，CPLD 為AD9852的FSK/BPSK/HOLD引腳產(chǎn)生邏輯值為“1”或“0”的信號。FSK模式時,，初始頻率設(shè)為邏輯低,；BPSK模式時，相位1為邏輯低,，相位2為邏輯高,；線性調(diào)頻模式時,，若此引腳為高，則HOLD功能使頻率累加器保持當(dāng)前頻率暫停掃頻,；為低,，繼續(xù)掃頻。?

??? (7)當(dāng)各種工作模式下所需的數(shù)據(jù)都寫入端口緩沖器中,，在I/O UD引腳上加一個至少持續(xù)8個系統(tǒng)時鐘周期（SYSTEM CLOCK）的高電平,，將數(shù)據(jù)寄存器中的數(shù)據(jù)送入AD9852的內(nèi)部進(jìn)行處理。?

??? (8) 經(jīng)過DA轉(zhuǎn)換,，輸出模擬信號,。?

??? 圖4為Chirp掃頻工作模式下CPLD的時序仿真結(jié)果。其中,，RXD：CPLD接收到的信號,；RST：CPLD初始信號；CLKSCI：CPLD的時鐘信號,。而CPLD的輸出信號都用于實(shí)現(xiàn)對AD9852的控制,。WR：DDS的寫信號；WMDT：工作模式信號,；IOUT：頻率更新信號,；MASTERRESET：DDS初始復(fù)位信號；D7～D0：控制字,；A5～A0：內(nèi)部寄存器地址,。?

?

?

3 電路設(shè)計要點(diǎn)?

??? 該硬件電路使用ByteBlaster并口下載電纜將計算機(jī)中的配置信息傳送到PCB板上，對CPLD進(jìn)行編程,。其配置模式為邊界掃描模式（JTAG）,。標(biāo)準(zhǔn)的JTAG接口是4線：TMS、TCK,、TDI,、TDO，分別為模式選擇,、時鐘,、數(shù)據(jù)輸入和數(shù)據(jù)輸出線。PCB板上的10針插頭的3,、5,、7、9針通過信號線,，分別與CPLD芯片上的TDI,、TDO、TMS、TCK引腳相連,。這幾根信號線用于JTAG模式在線編程,。?

??? AD9852采用的是CMOS工藝，供電電壓為3.3V,。將CPLD的VCCINT內(nèi)核電壓設(shè)為5V,，其VCCIO輸入輸出電壓設(shè)為3.3V,即可實(shí)現(xiàn)CPLD對AD9852的直接控制，免去TTL電路和CMOS電路的電平轉(zhuǎn)換問題,。同時,，由于DDS的參考信號應(yīng)為1.6V的直流電平，因此在參考信號輸入到單端參考時鐘REFCLK端之前,，應(yīng)先經(jīng)過電阻分壓,。使用一個可調(diào)電阻不僅可以微調(diào)REFCLK端對地的電阻，也可調(diào)節(jié)REFCLK的直流電位^[4],。?

??? AD9852所產(chǎn)生的信號直接由器件內(nèi)部的DAC輸出,，由于內(nèi)部不含低通濾波器，故要對其輸出信號進(jìn)行濾波處理,。AD9852輸出信號的幅度范圍較小，為了讓輸出信號幅度能夠滿足不同的應(yīng)用需求,，可采用先衰減后放大的方法控制信號幅度(功率),。?

??? 該硬件電路中既含有數(shù)字信號的采集與處理，也含有模擬信號的生成及調(diào)理,，屬于數(shù)?；旌舷到y(tǒng)。以下為在設(shè)計PCB板時的注意事項(xiàng),。?

??? (1)對器件進(jìn)行擺放時,，應(yīng)將數(shù)字器件與模擬器件分開以減少相互之間的影響，降低噪聲,。?

??? (2)不允許數(shù)字信號跨越模擬區(qū)和數(shù)字區(qū),，以免破壞模擬區(qū)域的完整性。?

??? (3)EPM7128SQI100有2個VCCINT引腳和6個VCCIO引腳,，可在這些引腳都分別并聯(lián)上退耦電容,。退耦電容可以濾除該器件產(chǎn)生的高頻噪聲，切斷其通過供電回路進(jìn)行傳播的通路,，還可以防止電源攜帶的噪聲對電路構(gòu)成干擾,，并為這些引腳提供蓄能電容。這些退耦電容可布在底層,，以節(jié)省空間,。使用過孔將其一端與最近的芯片電源引腳相連，另一端與數(shù)字地DGND相連。?

??? (4)AD9852需連接DVDD和AVDD的引腳各9個,。為了給AD9852提供一個局部的直流電源,，以減少開關(guān)噪聲對器件的影響，同樣將這18個引腳都并聯(lián)上了退耦電容,。由于AD9852是一個數(shù)?；旌掀骷瑢﹄娫春偷氐淖呔€有較高要求,。因此退耦電容在底層需要進(jìn)行合理擺放,，使得DVDD和AVDD分別構(gòu)成兩個單獨(dú)的回路。DVDD的退耦電容,，應(yīng)與DGND相連,；AVDD退耦電容，應(yīng)與模擬地AGND相連,。?

??? (5)PCB板應(yīng)采用大面積敷銅,。敷銅和地線相連，降低地線的電阻,，減小壓降,，以增加抗干擾的能力。由于該電路中AD9852采用20MHz有源晶振,，通過15倍頻,，其內(nèi)部得到的是300MHz的系統(tǒng)時鐘。在這樣高頻的情況下,，需要將數(shù)字地和模擬地分開來敷銅,，然后用一個零歐姆的電阻將AGND與DGND連接起來。?

??? 實(shí)驗(yàn)證明,，基于CPLD和AD9852的信號模擬器,，工作穩(wěn)定，能輸出Single-Tone,、FSK,、Ramped FSK、BPSK,、Chirp等多種形式的信號,，控制方法簡便，頻率轉(zhuǎn)換速度快,，輸出頻率分辨率高,。因此具有很高的實(shí)用價值。?

參考文獻(xiàn)?

[1] WAN Yong Lun, LU You Xin, SI Qiang, et al. Study of?ultra-wideband radar signals-generated technology using??two-channel signal generator. Journal of Systems Engineering and Electronics, 2007,18(4):710-715.?

[2] 石書義. RS232通信方式控制的電子琴電路的CPLD設(shè)計[D]. 重慶：重慶大學(xué),， 2003.?

[3] Analog Devices. CMOS 180MHz DDS/DAC Synthesizer?AD9852,，2001?

[4] 渠麗娟,，唐小宏.用PIC單片機(jī)控制DDS芯片AD9852實(shí)現(xiàn)雷達(dá)跳頻系統(tǒng).電子技術(shù)應(yīng)用，2003,29(1):69-71.?