摘  要： 針對(duì)甚高頻（VHF）云閃時(shí)差法雷電定位同源脈沖匹配難點(diǎn)，提出了用FPGA實(shí)現(xiàn)相關(guān)性判斷的同源脈沖算法設(shè)計(jì)思路,。為提升系統(tǒng)性能,、適應(yīng)云閃甚高頻信號(hào)的處理需求，采用了改進(jìn)的算法并用實(shí)測(cè)數(shù)據(jù)在MATLAB,、FPGA上對(duì)算法進(jìn)行驗(yàn)證,，設(shè)計(jì)完成了云閃波形同源脈沖匹配算法在FPGA上的實(shí)現(xiàn)。系統(tǒng)通過了Modelsim的仿真驗(yàn)證并在DE2平臺(tái)上完成了硬件測(cè)試,。設(shè)計(jì)共消耗了3 499個(gè)邏輯單元,，最高處理速度可達(dá)98.07 MHz，滿足了實(shí)際應(yīng)用的要求,。
關(guān)鍵詞： 云閃,；時(shí)差法；同源脈沖,；FPGA

　雷電是在雷暴天氣條件下,，發(fā)生于大氣中的一種長(zhǎng)距離放電現(xiàn)象,，具有大電流、高電壓,、強(qiáng)電磁輻射等特征[1],。雷電主要包括云對(duì)地面的放電（地閃）和云與云之間的放電（云閃）[2]，地閃往往對(duì)地面民用工業(yè),、軍事設(shè)施有嚴(yán)重的破壞性[3],；云閃也嚴(yán)重影響民航飛機(jī)、航天飛行器等的正常飛行,。觀測(cè)表明,，云閃先于地閃5 min~15 min發(fā)生[4]，觀測(cè)云閃對(duì)地閃有預(yù)警的作用,，因此云閃監(jiān)測(cè)及定位研究具有重要意義,。
    目前對(duì)于地閃的探測(cè)已經(jīng)有了比較完善的定位系統(tǒng)，如ADTD雷擊檢測(cè)儀[5],，但僅僅能檢測(cè)地閃,。云閃通常基于甚高頻（VHF）頻段,，已有的甚高頻云閃探測(cè)主要采用干涉法和時(shí)差法（TOA）建立雷電探測(cè)系統(tǒng),，時(shí)差法主要難點(diǎn)是同源脈沖匹配技術(shù)。OETZEL等利用VHF技術(shù)測(cè)量閃電輻射到達(dá)分離天線的時(shí)差確定閃電源位置的成果[6],，采用短基線避免判斷兩個(gè)脈沖是否屬于同一個(gè)輻射脈沖的問題,，但是短基線帶來的問題是信號(hào)到達(dá)兩天線的時(shí)差太小，導(dǎo)致測(cè)向精度不高,?；诖耍疚奶岢鲆环N同源脈沖匹配算法——相關(guān)性判別法,該方法可以應(yīng)用于長(zhǎng)基線的VHF云閃脈沖同源判別,。

    從數(shù)學(xué)上可以證明分子的模小于分母,，也即相關(guān)數(shù)Pxy的模不會(huì)大于1。當(dāng)相關(guān)系數(shù)為0時(shí)相似度最差,，即不相關(guān)。當(dāng)相關(guān)系數(shù)為1時(shí),，誤差能量為0,，說明兩信號(hào)相似度很好，是線形相關(guān)的,。1980年,，RUSTAN等發(fā)表了在KENNEDY航天中心觀測(cè)閃電放電過程的研究報(bào)告[7]，曾借助互相關(guān)分析,，通過圖形識(shí)別技術(shù)識(shí)別共源脈沖。據(jù)此,，可以將相關(guān)性判別應(yīng)用在VHF云閃波形相似度的判別中。
2 算法的MATLAB驗(yàn)證
2.1 算法驗(yàn)證平臺(tái)
    本文所采用的驗(yàn)證平臺(tái)由天線,、信道、PC端數(shù)據(jù)采集卡以及DE2開發(fā)板四部分構(gòu)成,。如圖1所示,。

    天線單元由SG7200雙段車載天線在全頻段對(duì)云閃信號(hào)進(jìn)行接收,，經(jīng)帶通濾波,、放大,。為了前端觀測(cè)及處理方便,，選取美國GAGE公司產(chǎn)品CS21G8數(shù)據(jù)采集卡對(duì)云閃信號(hào)進(jìn)行數(shù)據(jù)采集,可以實(shí)時(shí)觀測(cè)波形變化,。由于云閃定位系統(tǒng)采用FPGA實(shí)現(xiàn)，為了在FPGA中驗(yàn)證算法的可行性，將采集到的數(shù)據(jù)經(jīng)PC交由DE2開發(fā)板處理,。為了更真實(shí)地模擬實(shí)際系統(tǒng),，將需要進(jìn)行相關(guān)性計(jì)算的兩組數(shù)據(jù)存在DE2上的SRAM中。限于DE2上只有一片SRAM,，圖中將一片SRAM地址分為兩塊，分別存放兩組擴(kuò)大后的24位定點(diǎn)數(shù)據(jù)x(t),、y(t),，兩組數(shù)據(jù)在FPGA中完成同源匹配的計(jì)算，若同源則輸出高電平給下一級(jí)定位系統(tǒng),。
2.2 MATLAB算法驗(yàn)證
    基于以上平臺(tái),，2010年3月～5月,，項(xiàng)目組在北京歷經(jīng)兩個(gè)月的時(shí)間采集到大量雷電波形數(shù)據(jù),，選取其中編號(hào)為CH11707和CH11708的兩組數(shù)據(jù)在MATLAB中進(jìn)行相關(guān)性算法驗(yàn)證,，將兩組數(shù)據(jù)在MATLAB中作圖，如圖2所示,。

    圖2中尖峰脈沖為云閃輻射脈沖,，寬的部分為噪聲,，由于信號(hào)到達(dá)兩天線的距離不同，故有一定的時(shí)間差,，幅度衰減也不同。相關(guān)系數(shù)計(jì)算結(jié)果為-0.601 15。對(duì)采集到的大量數(shù)據(jù)進(jìn)行相關(guān)性計(jì)算,，對(duì)比結(jié)果可以發(fā)現(xiàn),，只有同一個(gè)云閃發(fā)出的同源脈沖相關(guān)系數(shù)結(jié)果是最大的，并且與非同源計(jì)算出的相關(guān)系數(shù)差別很大,，如編號(hào)為CH11708和CH1203相關(guān)系數(shù)僅為0.001 974 7。
3 算法的FPGA實(shí)現(xiàn)
3.1 算法流程
    基于以上理論分析,，可列出算法流程如圖3所示,。

    (1)浮點(diǎn)定點(diǎn)化。采集卡采集到的數(shù)據(jù)為小數(shù)格式,，而FPGA中浮點(diǎn)數(shù)運(yùn)算的電路比定點(diǎn)數(shù)復(fù)雜，占用資源多,，速度慢,?？紤]到算法與數(shù)據(jù)具體的幅值無關(guān)而與兩組波形的關(guān)系有關(guān),，因此,，可以將數(shù)據(jù)擴(kuò)大適當(dāng)?shù)谋稊?shù)后截取為整數(shù)再輸入FPGA進(jìn)行計(jì)算,。但是隨著處理數(shù)據(jù)位寬的增加,，會(huì)導(dǎo)致硬件資源占用率提高，降低運(yùn)算效率,。綜合考慮，選擇擴(kuò)大10 000倍,，以達(dá)到速度和精度上的折中。
    (2)定點(diǎn)浮點(diǎn)化,。由于最終計(jì)算結(jié)果是一個(gè)介于0～1之間的小數(shù),，因此除法計(jì)算前要將除數(shù)與被除數(shù)由定點(diǎn)數(shù)轉(zhuǎn)化成浮點(diǎn)數(shù)，再調(diào)用浮點(diǎn)數(shù)除法的IP核,，得到32位浮點(diǎn)格式的相關(guān)系數(shù),。
3.2 算法改進(jìn)
    按照上述設(shè)計(jì)思路,，在功能上實(shí)現(xiàn)了對(duì)云閃同源脈沖的判別,，但是算法最大時(shí)鐘頻率為52.70 MHz,，由于云閃信號(hào)處于甚高頻頻段,，對(duì)系統(tǒng)處理速度上有較高要求。為了更好地提升系統(tǒng)性能,，分析發(fā)現(xiàn)限制時(shí)鐘頻率的最壞路徑位于開方模塊，因此對(duì)開方模塊做如下改進(jìn)：
    (1)開方模塊：由于QUARTUS自帶的開方IP核將系統(tǒng)最大時(shí)鐘頻率限制在52.70 MHz,，為了改進(jìn)算法的效率,，采用循環(huán)冗余開方算法代替開方IP核,，循環(huán)冗余算法涉及到的運(yùn)算有加法,、減法,、移位，加減法和移位較容易在硬件上實(shí)現(xiàn),，并且占用資源少,，故可以提高算法的運(yùn)算效率。更改開方模塊后系統(tǒng)時(shí)鐘頻率可以提升至74.47 MHz,。此時(shí)系統(tǒng)時(shí)鐘頻率雖然有所提升,，但還是被定點(diǎn)轉(zhuǎn)浮點(diǎn)模塊所限制，故對(duì)定點(diǎn)轉(zhuǎn)浮點(diǎn)模塊進(jìn)行改進(jìn),。
    (2)定點(diǎn)轉(zhuǎn)浮點(diǎn)模塊：通常定點(diǎn)轉(zhuǎn)浮點(diǎn)的算法是通過查詢前導(dǎo)0的方式實(shí)現(xiàn)，由于定點(diǎn)轉(zhuǎn)浮點(diǎn)查詢前導(dǎo)0時(shí)采用了一系列的if,、else邏輯,，導(dǎo)致電路的關(guān)鍵路徑很長(zhǎng),。因此考慮將if,、else邏輯替換成“與或”邏輯，以此來縮短關(guān)鍵路徑,、簡(jiǎn)化電路,、達(dá)到速度提升的目的。經(jīng)過更改定點(diǎn)轉(zhuǎn)浮點(diǎn)模塊,，最大時(shí)鐘頻率可以提升至98.07 MHz,。
    (3)優(yōu)化前后性能對(duì)比：改進(jìn)算法后，系統(tǒng)占用資源與之前對(duì)比結(jié)果如圖4所示,。

    由圖4可以看出,，經(jīng)過算法改進(jìn)后，最大時(shí)鐘頻率可以由原來的52.70 MHz提升至98.07 MHz,，并且邏輯單元占用數(shù)量上也明顯減少,。
3.3 FPGA電路驗(yàn)證
    經(jīng)過對(duì)代碼和算法的優(yōu)化，選取編號(hào)為CH11707和CH11708的兩組同源云閃輻射脈沖進(jìn)行仿真,，具體仿真結(jié)果如圖5所示,。

    由圖5可以看到，modelsim仿真的小數(shù)結(jié)果為：
    Pxy=-0.601 144 9
    MATLAB計(jì)算出的相關(guān)系數(shù)為-0.601 15,，modelsim仿真結(jié)果與MATLAB計(jì)算一致,。
    仿真成功后，加入SRAM讀寫模塊,，在硬件上進(jìn)行測(cè)試,，通過嵌入式邏輯分析儀signaltap觀察實(shí)際的計(jì)算結(jié)果如圖6所示。

    由圖6可以看到,，實(shí)際硬件上計(jì)算的相關(guān)系數(shù)結(jié)果與modelsim仿真結(jié)果完全一致。
    本文針對(duì)VHF云閃同源脈沖匹配的難題,，提出了相關(guān)性判別的匹配算法，針對(duì)該思想完成了設(shè)計(jì)驗(yàn)證以及FPGA硬件實(shí)現(xiàn),。在此基礎(chǔ)上,，利用電路和算法的優(yōu)化提高系統(tǒng)的性能,，最大時(shí)鐘頻率由優(yōu)化前的52.70 MHz提升至98.07 MHz，資源占用也有所減少,。所做的相關(guān)性算法的FPGA硬件實(shí)現(xiàn)可應(yīng)用于更廣泛的硬件實(shí)現(xiàn)相似性判斷,，便于方便,、快速地識(shí)別信號(hào)間的相似性,。
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