隨著電網(wǎng)中的諧波污染日益嚴(yán)重，諧波分析已成為電力系統(tǒng)分析和控制中的一項(xiàng)重要的工作,，準(zhǔn)確,、實(shí)時地測量出電網(wǎng)中的畸變電流、電壓,，對于電力系統(tǒng)的安全,、經(jīng)濟(jì)運(yùn)行具有重要的意義。隨著超大規(guī)?？删幊踢壿嬮T陣列（FPGA）技術(shù)的發(fā)展,，新一代的FPGA內(nèi)部都集成了高速數(shù)字信號處理模塊和大容量、高速RAM模塊[1-2],。因此,，采用FPGA能夠克服目前主流產(chǎn)品的難以擴(kuò)展輸入通道數(shù)、運(yùn)算時消耗系統(tǒng)資源大等缺點(diǎn),。
    本文正是利用了FPGA的這些優(yōu)點(diǎn),，設(shè)計并實(shí)現(xiàn)了電力諧波分析儀。該分析儀采用集成于FPGA內(nèi)部的基-2按時間抽取的復(fù)數(shù)塊浮點(diǎn)結(jié)構(gòu)FFT實(shí)現(xiàn)了諧波的準(zhǔn)確分析,。相對于現(xiàn)今主流諧波分析儀,，該分析儀除了具有算法實(shí)現(xiàn)準(zhǔn)確性高和設(shè)備穩(wěn)定性強(qiáng)等特點(diǎn)外,，更具有集成度高、體積小,、易于升級擴(kuò)展和成本低廉等優(yōu)點(diǎn),。
1 電網(wǎng)諧波檢測原理和算法
1.1  快速傅里葉變換（FFT）原理[3]

    
2 硬件設(shè)計
2.1硬件結(jié)構(gòu)
    根據(jù)系統(tǒng)設(shè)計要求，為了進(jìn)一步提高諧波分析速度和精度以及集成度,，本系統(tǒng)采用VerilogHDL硬件描述語言設(shè)計了顯示接口,、A/D讀取控制、RS232,、按鍵控制及片外SDRAM,、Nor Flash控制。整體硬件結(jié)構(gòu)如圖1所示,。

    該系統(tǒng)從結(jié)構(gòu)上分為CT/PT傳感器單元,、AD采樣單元、FFT運(yùn)算處理單元,、Nios控制單元,、LCD顯示單元和上位機(jī)接口單元。CT/PT傳感器單元的主要功能是將輸入的150 V~390 V AC電壓信號線性變換為2.5 V AC的電壓信號,，將輸入的0 V~15 A AC電流信號線性變換2.5 V AC的電壓信號,然后通過低通濾波器濾除信號中頻率高于3.2 kHz的部分,；A/D采樣單元將從CT/PT變送單元輸出的模擬信號精確采樣變換成14 bit的數(shù)字量；FFT運(yùn)算處理單元負(fù)責(zé)處理A/D采樣單元輸出的數(shù)字量,，進(jìn)行FFT變換運(yùn)算,；LCD顯示單元負(fù)責(zé)顯示系統(tǒng)的全部顯示信息；上位機(jī)接口單元負(fù)責(zé)提供上位機(jī)通信的硬件實(shí)現(xiàn)電路,。
2.2 NIOS控制單元設(shè)計
    為了降低開發(fā)成本,充分發(fā)揮FPGA設(shè)計的靈活性,提高FFT運(yùn)算速度,，該系統(tǒng)將NiosII軟核處理器[4-6]作為控制器的核心,控制A/D采樣單元的采樣頻率和采樣的啟動及停止、PLL電路的輸出頻率計算,、鍵盤輸入的響應(yīng),、網(wǎng)絡(luò)通信的軟件實(shí)現(xiàn)、FFT運(yùn)算處理單元的控制和數(shù)據(jù)傳輸?shù)取?br/>     NiosII控制單元的具體構(gòu)建:加入運(yùn)算核心單元CPU,，選擇f快速型,，以符合系統(tǒng)要求[5]；加入sdram和cfi_flash存儲,；加入三態(tài)總線橋（tri_state_bridge）,，用于Flash讀取,；加入sysid,，用來配置系統(tǒng)標(biāo)識；加入調(diào)試模塊jtag_uart,，下載代碼和調(diào)試代碼都需要,；加入GPIOA（I/O口）作為輸入輸出端口,；設(shè)定中斷順序和各模塊地址，配置完成圖如圖2所示,。

2.3  FFT單元設(shè)計
    FFT模塊在FPGA內(nèi)部配置,，F(xiàn)FT單元實(shí)現(xiàn)框圖如圖3所示。其中,，雙口RAM用于存儲輸入數(shù)據(jù)及中間處理數(shù)據(jù),；蝶形運(yùn)算單元采用并行碟算結(jié)構(gòu)，完成DFT運(yùn)算和乘旋轉(zhuǎn)因子運(yùn)算,；邏輯控制單元用于控制系統(tǒng)中各單元的工作順序，使系統(tǒng)依照預(yù)先設(shè)定的流程工作,；ROM因子表用于存儲旋轉(zhuǎn)因子數(shù)據(jù),；地址產(chǎn)生單元用于產(chǎn)生雙口RAM和存儲旋轉(zhuǎn)因子的ROM的地址信息，包括讀地址和寫地址,。

3 軟件設(shè)計
    本系統(tǒng)采用Nois II IDE開發(fā)工具進(jìn)行系統(tǒng)軟件設(shè)計,。軟件使用模塊化設(shè)計,軟件程序采用C語言編寫。程序主要包括自檢模塊,、初始化模塊,、數(shù)據(jù)采集模塊、FFT模塊,、海明窗處理模塊,、液晶顯示模塊、通信模塊等,。其中FFT模塊的軟件流程圖如圖4所示,。

4 仿真與實(shí)驗(yàn)結(jié)果對比分析
    為檢驗(yàn)該諧波分析儀正確與否，首先采用Matlab仿真,，隨后對分析儀進(jìn)行了模擬實(shí)驗(yàn),。
4.1 Matlab仿真實(shí)驗(yàn)
    方波是一種典型的波形，其傅里葉變換的結(jié)果具有典型性,。能夠直觀地看出實(shí)驗(yàn)結(jié)果的正確性,所以首先選用幅值為100 V,周期為20 ms的方波進(jìn)行仿真實(shí)驗(yàn),。采樣頻率為fs=20 480 Hz,采樣點(diǎn)數(shù)為N=2 048。 實(shí)驗(yàn)結(jié)果如圖5所示,。

    模擬380 V電力網(wǎng)相電壓信號,，輸入基波幅值為200 V初相角為15°，二次諧波幅值為100 V初相角為0°,，三次諧波幅值為50 V初相角為50°,，四次諧波幅值為50 V初相角為0°，五次諧波幅值為30 V初相角為70°,。采樣頻率為fs=20 480 Hz,采樣點(diǎn)數(shù)為N=2 048,。仿真實(shí)驗(yàn)結(jié)果如圖6所示,。

4.2 分析儀模擬實(shí)驗(yàn)
    由于實(shí)際電網(wǎng)諧波的隨機(jī)性，且分析儀處在初步試驗(yàn)驗(yàn)證階段,，所以模擬實(shí)驗(yàn)采用GFG-8016G函數(shù)發(fā)生器發(fā)出的幅值為100 V,，周期為20 ms的方波信號；基波幅值為200 V初相角為15°,，二次諧波幅值為100 V初相角為0°,，三次諧波幅值為50 V初相角為50°，四次諧波幅值為50 V初相角為0°,，五次諧波幅值為30 V初相角為70°的正弦波信號,。采樣頻率為fs=20 480 Hz,采樣點(diǎn)數(shù)為N=2 048。實(shí)驗(yàn)結(jié)果如圖7,、圖8所示,。''

    通過圖5與圖7和圖6與圖8對比，在兩次輸入信號,、采樣頻率和采樣點(diǎn)相同的條件下,， 模擬實(shí)驗(yàn)的結(jié)果與仿真結(jié)果有較好的一致性。這表明該分析儀能夠正確的檢測出380 V電力網(wǎng)正常運(yùn)行及異常情況下頻率不超過3.2 kHz的各次諧波的幅值和頻率,。
    本設(shè)計研制的基于FPGA的電網(wǎng)諧波分析儀能夠正確檢測出電力網(wǎng)中的諧波,，且能自動跟蹤電網(wǎng)頻率的變化。解決了目前主流產(chǎn)品的難以擴(kuò)展輸入通道數(shù),、運(yùn)算時消耗系統(tǒng)資源大的問題,。集成度高、體積小,、價格低廉,。
參考文獻(xiàn)
[1] 雷立煜,廖力清.電力諧波檢測中基于FPGA的FFT的設(shè)計與實(shí)現(xiàn)[J].電能質(zhì)量控制及其管理,2010(3):112-115.
[2] 劉雋.一種基于FPGA的新型諧波分析儀的研究[D].長沙:湖南大學(xué),2004.
[3] 丁玉美,高西全. 數(shù)字信號處理[M]. 西安:西安電子科技大學(xué)出版社,2001.
[4] Nios Embedded Processor Software Development Reference Manual. Altera Corporation，2003:2-6.
[5] 管立新,沈保鎖.自定制Nios處理器的FFT算法指令[J].微計算機(jī)信息,2006,22(11-2):10-12.
[6] 王林泉,皮亦鳴,，陳曉寧,等.基于FPGA的超高速FFT硬件實(shí)現(xiàn)[J].電子科技大學(xué)學(xué)報,2005,34(2):152-155.