摘  要： 傳統(tǒng)絕熱電路ECRL(Efficient Charge Recovery Logic)有兩個缺點(diǎn),，其一是電路節(jié)點(diǎn)能量不能被完全回收；其二是電路的功耗隨著負(fù)載電容的增大而增加,。對此提出了兩種改進(jìn)型電路,，一種是構(gòu)造一條能量回收通路，使得未回收的能量通過構(gòu)造的通路得到回收,，用有限的絕熱損失實(shí)現(xiàn)非絕熱能量的完全回收,；另一種是通過自舉操作使得電路的非絕熱過程僅涉及電容較小的驅(qū)動MOSFET管，與負(fù)載電容不直接相關(guān),。采用0.5 μm BSIM3v3模型工藝的HSPICE對上述電路進(jìn)行仿真,，結(jié)果表明，與ECRL電路相比,，兩種改進(jìn)型電路的功耗均有一定程度的降低,。
關(guān)鍵詞： ECRL； 能量回收,； 絕熱電路

    通常降低集成電路功耗的方法有減小負(fù)載電容,、減少開關(guān)跳變和降低電源電壓等，但是這些降低功耗的方法是有限制的,。近年來人們提出了一種在電路設(shè)計(jì)上能夠極大減少電路功耗的新型電路,，稱為絕熱電路，也稱能量回收電路,。
　絕熱電路可分為完全絕熱電路與半絕熱電路兩種,，前者從理論上講功耗可以達(dá)到零，但是需要復(fù)雜的可逆邏輯電路,，實(shí)現(xiàn)起來難度很大,，后者雖然沒有實(shí)現(xiàn)零功耗，但是電路結(jié)構(gòu)相對簡單,，且相對傳統(tǒng)CMOS電路功耗已明顯降低,，因此不完全絕熱電路近年成為主要研究對象。不完全絕熱電路有ECRL,、2N-2P,、2N-2N2P、PAL,、PAL-2N等[2-4], 這些電路在一定程度上實(shí)現(xiàn)了低功耗,，但各自存在一定缺陷，其一是電路節(jié)點(diǎn)能量不能被完全回收,，殘留能量與MOSFET的開啟電壓VT有關(guān),，如果節(jié)點(diǎn)電容是C,，則電路的非絕熱損耗為E=CVT2。其二是電路功耗與電路的負(fù)載電容直接相關(guān),，功耗隨著負(fù)載電容的增大而增加,。
　針對傳統(tǒng)ECRL電路的缺點(diǎn)提出了兩種改進(jìn)型電路。
1 ECRL電路
　ECRL電路的結(jié)構(gòu)和功率時鐘如圖1所示,功率時鐘一方面為電路提供能源,，同時也控制著電路的工作節(jié)奏,，實(shí)現(xiàn)了求值和能量的回收。ECRL的工作過程分為預(yù)充求值階段,、保持階段,、回收階段以及等待階段。
    假設(shè)在預(yù)充求值階段INB為邏輯“1”,，IN為邏輯“0”,此時由于MN2導(dǎo)通而將OUTB節(jié)點(diǎn)拉到低電平,，當(dāng)CLK上升到MOS管的閾值電壓|VTP|時MP1導(dǎo)通，CLK通過MP1對OUT節(jié)點(diǎn)充電,，但在CLK未達(dá)到|VTP|之前時,，
　利用0.5 μm BSIM3v3工藝模型，在功率時鐘的上升和下降時間均為20 ns,、頻率為12.5 MHz幅值為5 V,、負(fù)載電容分別為20 fF的條件下，通過HSPCIE仿真得到其功耗為0.217 23 μW,。
2 改進(jìn)的ECRL電路(IECRL)
　ECRL電路的節(jié)點(diǎn)能量不能被完全回收,，這影響了電源的回收效率,。IECRL電路是對ECRL電路的改進(jìn),，該電路通過構(gòu)造一條能量回收通路使得未回收的能量得到回收。IECRL電路的結(jié)構(gòu)和工作時鐘如圖2所示,。

    假設(shè)在預(yù)充求值階段輸入INB為邏輯“1”,，IN為邏輯“0”，與ECRL電路相同,，OUTB節(jié)點(diǎn)被拉到低電平,，區(qū)別在于CLK未達(dá)到|VTP|之前時，CLK1為高電平使MN3導(dǎo)通,因此在輸出OUT節(jié)點(diǎn)從零到|VTP|過程中無非絕熱損失,。當(dāng)CLK達(dá)到最大值時,，OUT也隨著CLK達(dá)到最大值，電路進(jìn)入保持階段,。當(dāng)CLK由最大值下降時,，通過MP1將能量回收至CLK，此時CLK1為高電平使得MN3導(dǎo)通,，殘余能量通過MN3回收至CLK,，因此OUT可以下降到零,。回收過程結(jié)束后,，電路進(jìn)入等待階段,，輸入端重新賦值進(jìn)入下一周期。
　IECRL的能耗僅包括絕熱能耗,，其第一部分是CLK對負(fù)載電容的充放電能
　IECRL電路的仿真結(jié)果圖3所示,，由于對ECRL電路進(jìn)行改進(jìn)，輸出 OUT和OUTB節(jié)點(diǎn)的低電平已經(jīng)達(dá)到零,，說明能量回收有一定程度的改善,。

    利用0.5 μm BSIM3v3工藝模型,在功率時鐘的上升和下降時間均為20 ns、頻率為12.5 MHz幅度為5 V,、負(fù)載電容為20 fF的條件下,，通過HSPCIE仿真得其功耗為0.529 67 μW。在相同條件下,，IECRL電路的功耗約為ECRL電路的2.4倍,，這是因?yàn)樵陬A(yù)充求值和回收期間CLK1使額外增加的NMOS管導(dǎo)通來減少電路的非絕熱損失，但I(xiàn)ECRL電路的輸出低電平降到零,，提高了電路的抗干擾性,。IECRL電路的優(yōu)勢在于在實(shí)際的由阻尼振蕩產(chǎn)生的時鐘電路中，回收的能量可以及時補(bǔ)充給CLK,，使得電路一直維持下去,。
3 改進(jìn)的自舉能量恢復(fù)電路(IBERL)
　IBERL電路通過自舉操作使得電路的非絕熱過程僅涉及電容較小的驅(qū)動MOSFET管，與負(fù)載電容不直接相關(guān),。IBERL電路的結(jié)構(gòu)和時鐘電路如圖4所示,。

    B1和B2是自舉操作的節(jié)點(diǎn)，電路中一個脈沖的周期分為六個時間段：T1,、T2,、T3、T4,、T5,、T6。假設(shè)輸入INB為邏輯“1”,，IN為邏輯“0”,，在T1時間段，由于N2導(dǎo)通,，因此A2點(diǎn)的電壓為零,。當(dāng)CLK隨時間上升到|VTP|時P1導(dǎo)通，CLK通過P1對A1節(jié)點(diǎn)充電,當(dāng)CLK達(dá)到最大值時，A1節(jié)點(diǎn)電壓也達(dá)到最大值,。因?yàn)锳1點(diǎn)與B1點(diǎn)之間采用互補(bǔ)傳輸門,，不會有閾值損失,所以B1節(jié)點(diǎn)的電壓也隨著CLK達(dá)到最大值，而節(jié)點(diǎn)A2和B2保持在零電位,。B1節(jié)點(diǎn)的高電平使N8導(dǎo)通,，將輸出OUTB節(jié)點(diǎn)拉到低電平。T2時間段各節(jié)點(diǎn)電壓大小不變,。在T3時間段,，CLK由高電平向低電平變化的過程中,A1節(jié)點(diǎn)隨著CLK變化，由于N3和P3的接法相當(dāng)于一個反向的二極管,，因此節(jié)點(diǎn)B1的電荷不會通過N3或者P3倒流到CLK,，電位依然是CLK的最大值，節(jié)點(diǎn)A2和B2不受影響,，依然保持在零電位,。在T4~T6時間段，N3和P3,、N4和P4保持在截止?fàn)顟B(tài),，OUTB為低電平；當(dāng)CLK1逐漸升高時,由于B1節(jié)點(diǎn)與CLK1節(jié)點(diǎn)間寄生電容的作用,，節(jié)點(diǎn)B1由于自舉作用升高使得N5保持在導(dǎo)通狀態(tài),，輸出信號是一個與CLK2相同的脈沖,由于自舉操作的NMOS管的柵電容遠(yuǎn)小于負(fù)載電容，因此電路的功耗可以降低很多,。
　IBERL的功耗包括絕熱能耗和非絕熱能耗,。絕熱能耗包括兩個部分：第一部分是對負(fù)載電容的充放電能耗
    利用0.5 μm BSIM3v3工藝模型，在功率時鐘的上升和下降時間均為20 ns,、頻率為7.14 MHz幅值為5 V,、負(fù)載電容為20 fF的條件下，通過HSPCIE仿真得其功耗為0.169 24 μW,。在此條件下,，IBERL電路的功耗約為ECRL電路的70%。
　圖5分別表示了是ECRL電路和IBERL電路功耗隨負(fù)載電容的變化情況,，可以看出隨著負(fù)載電容的增大，IBERL電路相比ECRL電路功耗增加更緩慢,，因此在負(fù)載比較重的情況,，IBERL電路的能耗優(yōu)勢就會越明顯。

    IECRL電路構(gòu)造了一條能量回收通路使得未回收的能量通過構(gòu)造的通路得到回收,，用有限的絕熱損失實(shí)現(xiàn)非絕熱能量的完全回收,；IBERL電路通過自舉操作，使得電路的非絕熱過程僅涉及電容較小的驅(qū)動MOSFET管，與負(fù)載電容不直接相關(guān),。HSPICE的仿真結(jié)果表明,，兩種改進(jìn)型電路的性能比傳統(tǒng)的ECRL電路有明顯改進(jìn)。
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