摘   要： 介紹了基于現(xiàn)場可編程門陣列（FPGA）技術實現(xiàn)波形顯示的兩種方法，同時針對波形顯示中出現(xiàn)的不穩(wěn)定性提出了一種穩(wěn)定顯示波形的策略,。首先利用高速A/D轉(zhuǎn)換器將采集的波形信號進行波形穩(wěn)定控制,，然后存進FPGA片內(nèi)的RAM中，最后以VGA方式實時地顯示出來,。給出了兩種方法的VGA波形顯示圖,，并對比分析了兩種方法的特點。
關鍵詞： 現(xiàn)場可編程門陣列,； 視頻圖形陣列,； 波形顯示方法

    隨著微電子技術的發(fā)展,，應用FPGA技術開發(fā)的信號處理系統(tǒng)在各種行業(yè)中得到了廣泛的應用。VGA是IBM公司在1987年隨PS/2機一起推出的一種視頻傳輸標準,，具有分辨率高,、顯示速度快、顏色豐富等優(yōu)點,，在彩色顯示器領域得到了廣泛的應用,。采用FPGA設計VGA控制器也是近幾年研究的一個熱點，這種方式設計的顯示系統(tǒng),，在不使用VGA顯示卡的情況下,，實現(xiàn)圖像的顯示和控制，具有成本低,、結(jié)構(gòu)簡單,、應用靈活的優(yōu)點。目前關于這方面的研究論文主要集中在顯示原理的介紹,、FPGA設計VGA時序控制器[1-2]以及圖像顯示方法[3-4]上,，至于波形的顯示方法主要集中在計算機上通過顯卡實現(xiàn)，利用FPGA而無需顯卡的VGA顯示波形的討論比較少見,。本文依據(jù)VGA顯示原理,，介紹兩種VGA顯示波形的方法，給出了兩種波形顯示方法的流程圖,，同時針對波形顯示中出現(xiàn)的不穩(wěn)定性提出了一種穩(wěn)定顯示波形的策略,，并給出了VGA顯示的結(jié)果波形。顯示方法利用Verilog HDL 語言作為邏輯描述手段,，在QuartusII軟件環(huán)境下使用Stratix II系列的FPGA芯片完成,。 1 VGA顯示原理
　常見的彩色顯示器一般由CRT構(gòu)成，彩色由R,、G,、B三色組成。采用逐行掃描的顯示方式,，陰極射線槍發(fā)出的電子束打在涂有熒光粉的熒光屏上,，產(chǎn)生R、G,、B 三基色,，最后合成一個彩色圖像。
　對于圖像的顯示,，可以利用行、場同步信號的計數(shù)器,，在顯示可視區(qū)間內(nèi)按照圖片的大小劃定行和列的起始坐標和終止坐標,，當掃描點在圖像顯示區(qū)域內(nèi)時,，根據(jù)掃描點在圖像顯示區(qū)中的相對坐標位置，計算得到當前要顯示的圖像像素點在圖像存儲器中的地址,，然后讀取顯示,。
    如圖1所示，x表示行計數(shù)器的計數(shù)值(行坐標),，y表示列計數(shù)器計數(shù)值(列坐標),，顯示的分辨率為H×V，(x,y)為顯示區(qū)域內(nèi)的任意一像素點,。波形顯示區(qū)域的大小為M×N,，起始點為(m0,n0)，(m,n)則為掃描點在波形顯示區(qū)域中的相對坐標,。當掃描點到達波形顯示區(qū)域時,， 即滿足以下關系：
  
則有m=x-m0,n=y-n0；此時,，可以將m作為波形存儲器的地址,，取出波形數(shù)據(jù)進行顯示，波形存儲器的大小可以設置為大于或等于M,。

2 波形顯示方法
　在這里討論兩種波形顯示的方法,。假設存儲在波形RAM中的數(shù)據(jù)為x(k)，(m,n)為掃描點在波形顯示區(qū)域中的相對坐標,。
    方法一：如圖2(a)流程所示,，當掃描點進入波形顯示區(qū)域時，開始讀取波形RAM中的數(shù)據(jù),，將讀出的數(shù)據(jù)x(k)與當前掃描點在波形顯示區(qū)域中的縱坐標n或者N-n作比較,，如果相等則顯示，否則不顯示,。圖2(b)所示為方法一顯示的效果圖,。

    方法二：如圖3(a)流程所示，當掃描點進入波形顯示區(qū)域時,，開始讀取波形RAM中的數(shù)據(jù),，將當前掃描點在波形顯示區(qū)域中的縱坐標n或者N-n與讀出的當前數(shù)據(jù)x(k)和上一個波形數(shù)據(jù)x(k-1)進行對比，如果掃描點剛好處于這兩個值之間則顯示,，否則不予顯示,。圖3(b)所示為方法二顯示的效果圖。

3 顯示控制器設計
　VGA顯示控制器須提供R,、G,、B三基色圖像信號，HS行同步信號和VS場同步信號,。由于VGA接口顯示器僅能處理串行模擬信號,因此,，VGA控制器所產(chǎn)生的信號經(jīng)D/A轉(zhuǎn)換器將數(shù)字信號轉(zhuǎn)變?yōu)槟M信號后發(fā)送給顯示器使用,。VGA顯示器正確、完整地顯示數(shù)字圖像包括時序的構(gòu)建和數(shù)字圖像信息的模擬化兩個方面,。據(jù)此系統(tǒng)硬件實現(xiàn)框圖如圖4所示,系統(tǒng)硬件由ADC控制模塊,、波形穩(wěn)定控制模塊、RAM存儲模塊,、VGA控制模塊組成,。在ADC控制模塊的控制下將A/D轉(zhuǎn)換器轉(zhuǎn)換后的數(shù)字信號經(jīng)波形穩(wěn)定模塊處理后,存入數(shù)據(jù)緩存器RAM內(nèi)，而后VGA控制器在驅(qū)動顯示器的時候,，讀取數(shù)據(jù)緩存器中的數(shù)據(jù)進行顯示[5],。通常VGA顯示器顯示的數(shù)據(jù)量較大，而FPGA內(nèi)置的片內(nèi)存儲器資源很難滿足存儲量的需求,，因此,，一般都需要通過外接存儲器進行擴展，對于圖像等大數(shù)據(jù)量處理系統(tǒng)通常選用SDRAM進行擴展[6],，本系統(tǒng)只進行波形的顯示,，不進行數(shù)據(jù)處理等操作，故片內(nèi)存儲器足夠滿足使用要求,。

　需要說明的是,，信號的A/D采集時鐘選為125 MHz，而VGA的顯示標準選擇的是視頻電子標準協(xié)會VESA(Video Electronics Standards Association)即為1 280×1 024@60 Hz,，故像素時鐘為108 MHz,。為了產(chǎn)生這兩種時鐘，在FPGA片外接100 MHz的晶振,，使用FPGA內(nèi)部兩個鎖相環(huán)經(jīng)倍頻后得到,。對于不同時鐘速率之間的數(shù)據(jù)交換, 一般會通過使用FIFO進行緩沖，本文使用雙端口RAM進行緩存,，配置為一個讀端口和一個寫端口,，兩個端口擁有各自獨立的時鐘(分別為108 MHz和125 MHz)， 設計簡單的控制時序就可實現(xiàn)數(shù)據(jù)的正確讀寫,。
3.1 存儲數(shù)據(jù)寬度的選擇
　通常ADC的分辨率為12 bit或者14 bit,支持補碼形式表示,數(shù)字信號表示的最大范圍為4 096或者16 384,，而實際的顯示器的分辨率遠遠小于此值,常見的有640×480、1 024×768,、1 280×1 024等,。因此根據(jù)顯示波形區(qū)域的大小，存儲在顯示緩存器中數(shù)據(jù)寬度可以縮減,，例如波形顯示區(qū)域的大小為1 024×512,，選用橫向顯示，則可將顯示數(shù)據(jù)的寬度截取為9 bit，這樣一來最大值不會超過511,，避免了數(shù)據(jù)值較大而無法顯示的情況,。本文中所選用的波形顯示區(qū)域大小為1 024×768，即M=1 024,，N=768，顯示數(shù)據(jù)截取為10 bit,，但需注意,，并不是從采集進來的數(shù)字信號直接截取。為了防止數(shù)據(jù)較大而溢出波形顯示區(qū)域,，作如下處理：首先從ADC采集進來的數(shù)據(jù)分別截取9 bit和8 bit,然后將截取后的兩個數(shù)據(jù)進行相加,，結(jié)果為10 bit數(shù)據(jù)，其最大值不會超過768,，這樣就防止了顯示溢出而導致的波形顯示失真,。
3.2 穩(wěn)定顯示波形策略
　由于系統(tǒng)采集的時鐘與VGA顯示的像素時鐘不同，通常都會選取部分數(shù)據(jù)進行顯示,，而其余的數(shù)據(jù)將會被丟棄,，因此如何選取數(shù)據(jù)變得尤為重要，如果選取不合適,，會造成顯示波形閃動,，無法分辨。為了使顯示的波形穩(wěn)定,，在數(shù)據(jù)采集時進行了預處理：首先判斷掃描點是否在波形顯示區(qū)域內(nèi),，如果在，則讀取波形RAM中的數(shù)據(jù)并顯示,；否則對采集進來的信號進行基準點檢測,，當檢測到基準點時，開始向波形RAM中寫數(shù)據(jù),，寫滿時停止寫入,，而后面采集的信號全部丟棄。利用這種方式,，顯示的基準點位于顯示區(qū)域最左邊線,，而通常需要將顯示的基準點移至顯示區(qū)域的中心位置。對于這種方式的實現(xiàn)方案是：首先定制大于或等于2倍于顯示寬度大小的波形RAM,，當掃描點不在波形顯示區(qū)域中時,，開始將采集的數(shù)據(jù)進行存儲。當數(shù)據(jù)存儲地址大于顯示區(qū)域?qū)挾纫话霑r,，開始檢測基準點,，同時將采集的數(shù)據(jù)繼續(xù)寫入波形RAM中，檢測到基準點時,，將此點對應的數(shù)據(jù)地址tadd保存起來,，而后繼續(xù)存儲直至存滿為止,。當掃描點到達波形顯示區(qū)域時，從地址radd開始讀取數(shù)據(jù)進行顯示,，這樣就達到了目的,。其中地址radd的計算公式為：
    
　需要說明的是,以上介紹的穩(wěn)定顯示波形策略，存儲器資源占用很少,大量采集的數(shù)據(jù)將會被丟失,。當VGA控制器以像素時鐘讀取波形RAM時,，從ADC采集進來的數(shù)據(jù)不會寫入波形RAM,以保持波形的完整性；當VGA控制器不讀取波形RAM時,，ADC采集進來的數(shù)據(jù)以采集速率寫入波形RAM中,，直到寫滿后停止。對于本系統(tǒng)設計,，當VGA控制器不讀取波形RAM時,，能夠保證波形RAM寫滿完整一幀數(shù)據(jù)。當n0≤y≤n0+N成立時,，需要的時間為1 280×768÷108 MHz≈9.102μs,，對波形RAM不進行寫入操作。不滿足時,，需要的時間為1280×256÷108 MHz≈2.427 μs,；如果波形RAM的大小為2 KB，采集速率為125 MHz,， 則寫入波形RAM的時間為2048÷125 MHz≈16.384 ns,，可見對于波形RAM有足夠的時間進行寫入操作。以上分析均沒有考慮消隱所用的時間,。3.3 VGA時序
　在VGA 接口協(xié)議中,，不同的顯示模式都有嚴格的工業(yè)標準、不同的分辨率或不同的刷新頻率,，故其時序也不相同[7],。VESA的標準參考顯示時序如圖5所示,B為行同步信號,占用112個像素時鐘周期，C為行消隱后肩,， E為行消隱前肩,，D為有效數(shù)據(jù)顯示期；P為場同步信號,，占用3個行周期,，Q為場消隱后肩，S為場消隱前肩,，R為行有效顯示期,。在逐行掃描情況下，1 280×1 024分辨率有效顯示區(qū)域為每行1 280個像素,一場1 024行，實際考慮到行消隱和場消隱時間的影響,，實際分辨率為1 688×1 066,。場同步信號VS用來確定一幀圖像的開始和結(jié)束時間，確保圖像數(shù)據(jù)從左到右,、從上到下掃描,，以形成一幅幅圖像。行同步信號HS標志著一行像素的開始和結(jié)束,，使圖像數(shù)據(jù)顯示在屏幕從左到右的有效區(qū)域,。

    首先根據(jù)刷新頻率確定主時鐘頻率，然后由主時鐘頻率和圖像分辨率計算出行總周期數(shù),，再把同步、消隱各時序段的時間按照主計數(shù)脈沖源頻率折算成時鐘周期數(shù),。在FPGA中利用計數(shù)器,，以計算出的各時序段時鐘周期數(shù)為基準產(chǎn)生不同寬度和周期的脈沖信號，利用它們的邏輯組合產(chǎn)生視頻DAC的控制信號和VGA接口的同步信號,。
4 實驗結(jié)果及分析
　對本文提到的波形顯示方法進行了實驗驗證,，分別對采集的正弦波和方波進行兩種方法的顯示。圖6(a)為方法一顯示的方波,，可以看出,，方法一對于變化比較陡峭的波形顯示，會出現(xiàn)很多虛點,，視覺效果不佳,，不利于顯示波形變化陡峭的波形。圖6(b)為方法二顯示的方波,，這種方法對于任意波形的顯示都具有很好的顯示效果,，不存在方法一中提到的波形不連續(xù)情況，視覺上達到平滑的效果,。由此可見,，方法二顯示的波形線條清晰，適合各種波形的顯示,，比方法一顯示的波形視覺效果更好,。

　本文針對VGA顯示波形的美觀性要求，首先在介紹VGA顯示原理和時序控制器的設計方法的基礎上研究了波形存儲器的數(shù)據(jù)寬度選擇以及一種波形穩(wěn)定顯示的策略,，然后探討了兩種VGA顯示波形的方法,，第一種方法可以顯示“變化緩慢”的波形，對于“比較陡峭”的波形顯示不連續(xù),，效果不佳,；第二種方法對于任意一種波形都可以連續(xù)地顯示，具有很好的視覺顯示效果。本文所述的波形顯示方法為新型示波器的設計提供了設計思路,。
參考文獻
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