《電子技術(shù)應(yīng)用》
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TD-LTE綜合測(cè)試儀表關(guān)鍵模塊的研究與實(shí)現(xiàn)
來(lái)源：電子技術(shù)應(yīng)用2011年第10期
陳發(fā)堂,，楊林雨
（重慶郵電大學(xué),，重慶400065）
摘要： 在對(duì)OFDM調(diào)制以及FPGA、DSP、中頻接口進(jìn)行深入研究的基礎(chǔ)上,，提出了一種TD-LTE系統(tǒng)中下行鏈路基帶信號(hào)發(fā)送的實(shí)現(xiàn)方案，在系統(tǒng)的設(shè)計(jì)思路和硬件資源上進(jìn)行了優(yōu)化,。在實(shí)際的硬件環(huán)境下,，通過(guò)大量測(cè)試，驗(yàn)證了該方案的可行性和有效性,。
中圖分類(lèi)號(hào)： TN918.91
文獻(xiàn)標(biāo)識(shí)碼： A
文章編號(hào)： 0258-7998(2011)10-0046-03
The research and implementation of key module in TD-LTE comprehensive test instrument
Chen Fatang,，Yang Linyu
Chongqing University of Posts and Telecommunications, Chongqing 400065，China
Abstract： After in-depth study of the OFDM modulation, the interface of FPGA and DSP and the interface of FPGA and IF,This paper puts forward a design method of TD-LTE downlink baseband signal transmission,the system design and the hardware resources has been greatly optimized. In the actual hardware environment, through a large number of testing to demonstrate the feasibility and effectiveness.
Key words : TD-LTE,；baseband signal transmission,；OFDM modulation；FPGA


    正交頻分復(fù)用技術(shù)[1]（OFDM）由于頻譜利用率高,、易于實(shí)現(xiàn)等優(yōu)點(diǎn),，在現(xiàn)代無(wú)線通信領(lǐng)域得到了廣泛的應(yīng)用。在TD-LTE中,，下行鏈路采用的就是OFDM技術(shù),。
    TD-LTE物理下行鏈路需要進(jìn)行一系列的算法操作，其中IFFT變換是必不可少的,。由于做FFT和IFFT變換會(huì)占用較多的資源,，從目前的硬件處理速度來(lái)看，不可能完全靠DSP完成這些算法,，所以在設(shè)計(jì)中一般采用DSP＋FPGA的信號(hào)處理核心[2],。其中由DSP完成靈活多變和計(jì)算量不大的運(yùn)算，由FPGA完成快速和固定的較大計(jì)算量的運(yùn)算[3],，這樣就可以同時(shí)發(fā)揮DSP和FPGA的優(yōu)點(diǎn),。本文基于TD-LTE無(wú)線終端綜合測(cè)試儀表項(xiàng)目的開(kāi)發(fā)，提出了使用FPGA實(shí)現(xiàn)基帶信號(hào)發(fā)送的方案,，并進(jìn)行了相關(guān)的研究,。
1 OFDM調(diào)制原理
    TD-LTE系統(tǒng)采用OFDMA作為下行鏈路的多址方式，如圖1所示,。

1.1 子載波映射
    子載波映射形式有集中式(Localized)[3]和分布式(Distributed)兩種,。下行鏈路使用的是集中式映射形式。
    

2 硬件實(shí)現(xiàn)與優(yōu)化方案
2.1 基帶信號(hào)發(fā)送模塊的硬件實(shí)現(xiàn)
    基帶信號(hào)發(fā)送在基帶板中最關(guān)鍵的部分是做IFFT變換,，在硬件實(shí)現(xiàn)過(guò)程中涉及到與DSP以及中頻,、射頻的接口問(wèn)題，所以圍繞IFFT變換,，周?chē)€要增加一些必需的模塊,。TD-LTE無(wú)線終端綜合測(cè)試儀表中基帶信號(hào)發(fā)送模塊的硬件實(shí)現(xiàn)如圖3所示,。

 

 

    McBSP接口間傳輸?shù)男盘?hào)是幀同步信號(hào)(fsx)和32 bit的數(shù)據(jù)信號(hào)（dx）以及時(shí)鐘信號(hào)（clkx）。在本系統(tǒng)中采用的fsx和dx的延遲是兩個(gè)時(shí)鐘,。FPGA中的McBSP接口通過(guò)移位寄存器和緩沖寄存器完成數(shù)據(jù)的接收,，將串行的比特流轉(zhuǎn)換成32 bit寬的并行數(shù)據(jù)。
    將McBSP接口接收的數(shù)據(jù)導(dǎo)入McBSP_READ模塊,，在控制信息的控制下,，對(duì)數(shù)據(jù)完成相應(yīng)的子載波映射后，存入兩片形成乒乓操作的RAM,。
2.1.2 I2C接口設(shè)計(jì)
    I2C總線協(xié)議規(guī)定,，在 SDA上發(fā)送數(shù)據(jù)，每個(gè)字節(jié)必須為8 bit,，首先傳輸?shù)氖亲止?jié)的最高位（MSB）,，每次傳輸?shù)淖止?jié)數(shù)不受限制。主機(jī)發(fā)送起始條件后,，首先發(fā)送一個(gè)7 bit的從機(jī)地址,，緊接著發(fā)送1 bit的數(shù)據(jù)傳輸方向位（R/W）以指示是由從器件讀取數(shù)據(jù)還是把數(shù)據(jù)寫(xiě)入從器件。數(shù)據(jù)傳輸由主機(jī)產(chǎn)生的停止條件結(jié)束,，完整的數(shù)據(jù)傳輸時(shí)序如圖5所示,。

2.1.3 IFFT變換
    IFFT變換是基帶信號(hào)發(fā)送的關(guān)鍵模塊，本系統(tǒng)使用的IFFT變換點(diǎn)數(shù)N等于2 048,。IFFT的實(shí)現(xiàn)是調(diào)用IPcore[5],，通過(guò)對(duì)表2中幾種算法的綜合比較，最終采用的是Pipelined stresming I/O 型,，可以滿(mǎn)足連續(xù)數(shù)據(jù)流的處理,，且速度較快，但是會(huì)比突發(fā)類(lèi)型（Burst）占用更多的資源,。


2.1.4 系統(tǒng)定時(shí)模塊的設(shè)計(jì)
    系統(tǒng)定時(shí)（TIMER）是整個(gè)系統(tǒng)重要的模塊,。主要功能是以系統(tǒng)時(shí)鐘122.88 MHz為基準(zhǔn)，對(duì)LTE系統(tǒng)的幀以及時(shí)隙定時(shí),。一方面通過(guò)發(fā)送子幀中斷和幀中斷信號(hào)控制DSP子幀以及幀的發(fā)送,；另一方面要對(duì)FPGA中的DDR2 SDRAM進(jìn)行控制，進(jìn)而完成對(duì)TX模塊的控制,，以保證基帶信號(hào)的發(fā)送滿(mǎn)足標(biāo)準(zhǔn)中的規(guī)定,。
2.1.5 中頻、射頻模塊
    TX模塊后的數(shù)據(jù)進(jìn)入中頻,，在中頻進(jìn)行IQ調(diào)制,，之后對(duì)IQ調(diào)制后的數(shù)據(jù)進(jìn)行CIC插值，以122.88 MHz的D/A采樣速率輸出，在頻域上將信號(hào)調(diào)制到中心頻率為30.72 MHz,，帶寬為所需的相應(yīng)帶寬,。在射頻（RF）中，進(jìn)行混頻操作,，將數(shù)據(jù)調(diào)到2.4 GHz的載波上,。之后通過(guò)天線發(fā)送數(shù)據(jù)。
2.2 硬件實(shí)現(xiàn)中的優(yōu)化方案
2.2.1 系統(tǒng)設(shè)計(jì)優(yōu)化
    由于基帶信號(hào)的發(fā)送需要滿(mǎn)足多種帶寬的需求,，相應(yīng)的子載波數(shù)和子載波映射的位置都會(huì)不同，因此本系統(tǒng)中提出了將DSP的控制信息通過(guò)I2C總線傳到FPGA中,，這樣FPGA收到控制信息后,，在McBSP_READ模塊中進(jìn)行相應(yīng)的子載波映射操作，并將映射后的數(shù)據(jù)送到RAM中,。
    同時(shí)無(wú)線幀的發(fā)送也要滿(mǎn)足相應(yīng)的上下行鏈路配置,，如表3所示。FPGA通過(guò)I2C總線接收DSP的控制信息后,，控制TX模塊進(jìn)行相應(yīng)的發(fā)送控制,。
2.2.2 存儲(chǔ)資源優(yōu)化
    由于IFFT連續(xù)變換后的數(shù)據(jù)量很大，如果用RAM存儲(chǔ)數(shù)據(jù),，則會(huì)占用很多的FPGA邏輯資源,，而基帶板中DDR2 SDRAM空間很大。故在本系統(tǒng)中,，IFFT變換后通過(guò)MIG接口將數(shù)據(jù)導(dǎo)入DDR2 SDRAM中,，這樣可以節(jié)省很多邏輯資源，DDR2 DRAM存儲(chǔ)模型如圖6所示,。之后通過(guò)系統(tǒng)定時(shí)（TIMER）對(duì)DDR2 SDRAM的數(shù)據(jù)讀取進(jìn)行控制,，將數(shù)據(jù)發(fā)送到TX模塊中。

3 硬件平臺(tái)搭建與測(cè)試
3.1 下載代碼到芯片中進(jìn)行實(shí)際測(cè)試結(jié)果
    用Verilog HDL[6]編寫(xiě)testbench仿真驗(yàn)證無(wú)誤后,，用ISE10.1將FPGA程序下載到基帶板上的XILINX XC5VSX95T芯片中,，然后使用CCS軟件將DSP的相應(yīng)程序下載到TMS320C6455ZTZ芯片中。本硬件平臺(tái)中DSP發(fā)送25個(gè)資源塊（RB）,，在DSP中設(shè)置軟復(fù)位,，對(duì)FPGA進(jìn)行復(fù)位控制。用chipscope觀察的從TX模塊輸出信號(hào)波形如圖7所示,。

    圖7中,，tx_flag信號(hào)為高電平時(shí)表示輸出I_DATA_OUT和Q_DATA_OUT有效，I_DATA_OUT是IFFT變換后的實(shí)部,，Q_DATA_OUT是虛部,。
3.2 中頻信號(hào)在頻譜儀中的捕捉
    基帶板的數(shù)據(jù)通過(guò)FPGA的引腳發(fā)送到中頻板中，在中頻板中進(jìn)行IQ調(diào)制，將頻譜搬移到中心頻率30.72 MHz上,，且?guī)捈s為5 MHz,，中心頻率在30.72 MHz上，帶寬約為4.5 MHz,，幅度在-25 DBm,，已滿(mǎn)足需求。
    本文介紹了TD-LTE下行鏈路OFDM調(diào)制,，并重點(diǎn)介紹了子載波映射和基帶信號(hào)生成的原理,。然后基于TD-LTE無(wú)線終端綜合測(cè)試儀表的開(kāi)發(fā)，提出了本系統(tǒng)中的基帶信號(hào)發(fā)送設(shè)計(jì)流程,。具體介紹了McBSP模塊,、系統(tǒng)定時(shí)模塊、IFFT變換,、DDR2 SDRAM等關(guān)鍵模塊,，然后在系統(tǒng)設(shè)計(jì)思路和硬件資源上提出了優(yōu)化方案。在仿真正確后,，基于基帶板和中頻板,，使用chipscope實(shí)際捕捉波形。最后在中頻板中通過(guò)頻譜儀分析了頻譜,，進(jìn)一步驗(yàn)證了FPGA實(shí)現(xiàn)基帶信號(hào)發(fā)送的正確性,。
參考文獻(xiàn)
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[4] 3GPP TS 36.212 v8.7.0：Physical channels and modulation (release 8)[S].2009.
[5] Xilinx fast fourier transform V6.0 user guide.2008.
[6] 夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計(jì)教程.北京航空航天大學(xué)出版社[M]，2003.

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