Vivado™ 設計套件是什么？
集成的設計環(huán)境——Vivado設計套件包括高度集成的設計環(huán)境和新一代從系統(tǒng)到IC級的工具,，這些均建立在共享的可擴展數(shù)據(jù)模型和通用調(diào)試環(huán)境基礎上,。這也是一個基于AMBA AXI4 互聯(lián)規(guī)范,、IP-XACT IP封裝元數(shù)據(jù)、工具命令語言(TCL),、Synopsys 系統(tǒng)約束(SDC) 以及其它有助于根據(jù)客戶需求量身定制設計流程并符合業(yè)界標準的開放式環(huán)境,。賽靈思構建的的Vivado 工具將各類可編程技術結合在一起，能夠可擴展實現(xiàn)多達1 億個等效ASIC 門的設計,。
專注于集成的組件——為了解決集成的瓶頸問題,，Vivado 設計套件采用了用于快速綜合和驗證C 語言算法IP 的ESL 設計,，實現(xiàn)重用的標準算法和RTL IP 封裝技術，標準IP 封裝和各類系統(tǒng)構建模塊的系統(tǒng)集成,，模塊和系統(tǒng)驗證的仿真速度提高了3 倍,，與此同時，硬件協(xié)仿真將性能提升了100倍,。
專注于實現(xiàn)的組件——為了解決實現(xiàn)的瓶頸,，Vivado工具采用層次化器件編輯器和布局規(guī)劃器、速度提升了3 至15 倍,，且為SystemVerilog 提供了業(yè)界最好支持的邏輯綜合工具,、速度提升4 倍且確定性更高的布局布線引擎，以及通過分析技術可最小化時序,、線長,、路由擁堵等多個變量的“成本”函數(shù)。此外,，增量式流程能讓工程變更通知單(ECO) 的任何修改只需對設計的一小部分進行重新實現(xiàn)就能快速處理,，同時確保性能不受影響。最后,，Vivado 工具通過利用最新共享的可擴展數(shù)據(jù)模型,，能夠估算設計流程各個階段的功耗、時序和占用面積,，從而達到預先分析,，進而優(yōu)化自動化時鐘門等集成功能。
為何要打造全新的工具套件而不是對ISE 設計套件進行升級,？
客戶需要一個全新的設計環(huán)境以提升生產(chǎn)力,、縮短產(chǎn)品上市時間、超越可編程邏輯,、實現(xiàn)可編程系統(tǒng)集成等,。為了響應客戶的需求，賽靈思工程師從2008 年開始付諸行動,，打造出了Vivado 工具這一巔峰之作。
Vivado工具能解決當前設計人員面臨的哪些主要挑戰(zhàn),？
“All-Programmable”器件不只是涵蓋可編程邏輯設計,，還涉及到可編程系統(tǒng)集成，要在更少的芯片上集成越來越多的系統(tǒng)功能,。為了構建上述系統(tǒng),，我們會面臨一系列全新的集成和實現(xiàn)設計生產(chǎn)力瓶頸，這是我們必須要解決的問題：
集成瓶頸
- 集成C 語言算法和RTL 級IP
- 混合DSP,、嵌入式,、連接功能、邏輯領域
- 模塊和“系統(tǒng)”驗證
- 設計和IP 重用
實現(xiàn)瓶頸
- 層次化芯片布局規(guī)劃與分區(qū)
- 多領域和多晶片物理優(yōu)化
- 多變量“設計”和“時序”收斂的沖突
- 設計后期發(fā)生的ECO及變更引起的連鎖反應
最新環(huán)境相對于ISE 設計套件14生產(chǎn)力方面有何優(yōu)勢？
聯(lián)盟計劃成員,、客戶以及賽靈思團隊通過運行各種經(jīng)現(xiàn)場測試的設計,，結果表明，相對于同類競爭工具,，Vivado 設計套件從總體上把集成度和實現(xiàn)速度提高至原來的4 倍,。
賽靈思是不是不再需要ISE 設計套件了？
不是,。ISE 設計套件14版本支持目前的28nm 產(chǎn)品,，賽靈思會繼續(xù)為面向前代產(chǎn)品設計的工具提供支持。
現(xiàn)在客戶能做些什么,？
客戶可報名參加早期試用計劃,，下載相關技術文檔，搶先了解Vivado 設計套件,，為自己首款或下一款7 系列FPGA 和Zynq-7000 EPP設計做好準備,。今夏早些時候7 系列將面向公眾全面推出，今年晚些時候Zynq-7000 EPP也將面向公眾發(fā)貨,。早期試用計劃參與者可在5 月8 日下載相關工具,。
“All-Programmable”器件具體是指什么東西？
就28nm 工藝而言,，賽靈思開發(fā)出了許多類型的可編程技術,，從邏輯和IO、軟件可編程ARM 處理系統(tǒng),、3D-IC,、模擬混合信號(AMS)、系統(tǒng)到IC 設計工具以及IP 等,。賽靈思將上述可編程技術進行不同組合,，然后集成到”All-Programmable”器件中，如目前發(fā)貨的基于堆疊硅片互聯(lián)技術(SSIT) 的Virtex-7 2000T FPGA和Zynq-7000 可擴展處理平臺(EPP) 以及支持高級模擬混合信號(AMS),、高性能SERDES和PLL 到可編程數(shù)據(jù)轉(zhuǎn)換器資源的FPGA,。
Vivado 設計套件能幫助客戶實現(xiàn)哪些此前無法實現(xiàn)的工作？
當設計人員在汽車,、消費類,、工業(yè)控制、有線與無線通信,、醫(yī)療等眾多應用中采用新一代“All-Programmable”器件來實現(xiàn)可編程邏輯或者可編程系統(tǒng)集成時,，Vivado工具有助于提高他們的生產(chǎn)力。尤其是進行新一代設計,，如上所述,，工程師可用Vivado 工具解決集成和實現(xiàn)方面存在的諸多生產(chǎn)力瓶頸問題,。
學習使用Vivado 設計套件難不難？
學習使用按鈕式Vivado集成開發(fā)環(huán)境(IDE) 對大多數(shù)用戶而言應當相對比較簡單,，特別是用戶已有ISE PlanAhead工具的使用經(jīng)驗,，那就更容易了。隨著用戶不斷熟悉Vivado IDE,，還可利用不斷推出的新特性以及GUI 內(nèi)置的分析和優(yōu)化功能,，輕松優(yōu)化性能、功耗和資源利用,。
-- 技術問題--
是否支持部分可重配置功能,？
支持。2012 年底的beta 版本中將提供部分可重配置功能,。2012 年內(nèi),，需要部分可重配置功能的用戶用戶還需要繼續(xù)使用ISE。
Vivado綜合技術與賽靈思綜合技術(XST) 有何不同,？
Vivado 綜合技術基于經(jīng)業(yè)界驗證的ASIC 綜合技術,，能擴展適應于極大型設計。它可支持SystemVerilog,、SDC,、TCL等，并采用Vivado共享的可擴展數(shù)據(jù)模型支持整個流程的交叉測試,。
新工具與ISE間能否支持項目的移植,？
ISE 項目瀏覽器和PlanAhead項目能移植到Vivado IDE，但Vivado項目無法移植到PlanAhead,。除約束文件,，包括源文件列表在內(nèi)的所有其它項目設置均能進行傳輸?？蛻舯仨殑?chuàng)建賽靈思設計約束(XDC) 格式的約束條件,，并將其單獨添加到項目中。
Vivado IP集成器為什么優(yōu)于Altera的QSys,？
設計人員可利用Vivado以圖形的形式創(chuàng)建IP 系統(tǒng),，或利用TCL、參數(shù)傳遞,、Vivado 仿真和ChipScope 集成等,，專門針對調(diào)試設計。從實現(xiàn)工具（報告,、布局規(guī)劃,、原理圖）返回IPI的交叉測試可加速融合,，這也是一大優(yōu)勢,。
Vivado 仿真器與ISim有什么不同,？
Vivado 仿真器采用全新的引擎，緊密集成于Vivado IDE中,。該引擎的速度比ISim 快3 倍,，而占用的存儲器容量卻僅為一半。它完全集成于Vivado IDE,，能夠通過TCL 更好地控制仿真器操作,。
Vivado 仿真器能否使舊版架構設計符合7 系列要求？
一般說來,，賽靈思建議用戶采用原生架構,。不過Vivado 支持舊版架構的程度與ISE 針對所有Virtex 級別器件的支持相同。
Vivado 仿真器是否支持VHDL和Verilog的時序仿真,？
Vivado僅為Verilog 的時序仿真提供支持,。但是Vivado 可為Verilog和VHDL以及混合語言提供功能仿真支持。
Vivado為什么不支持VHDL時序仿真,？
VHDL時序仿真是基于VITAL的仿真,，該標準速度很慢，限制性較大,，且已長期未進行更新,。
客戶能否用Mentor、Synopsys,、Cadence和Aldec編譯賽靈思仿真庫,？
可以。Vivado 設計套件可提供名為compxlib的TCL命令以編譯仿真庫,。
Vivado仿真器是否支持SystemVerilog或硬件協(xié)仿真,？
我們計劃在今后發(fā)布的軟件版本中為二者提供支持。