O 引言
作戰(zhàn)系統(tǒng)時(shí)間的統(tǒng)一同步(時(shí)統(tǒng))的重要性越來(lái)越得到重視,，只有保證整個(gè)系統(tǒng)處在同一時(shí)間的基準(zhǔn)上，才能實(shí)現(xiàn)真正意義上的以網(wǎng)絡(luò)為中心的信息戰(zhàn),、以精確制導(dǎo)武器系統(tǒng)對(duì)抗和以協(xié)同作戰(zhàn)方式為主的現(xiàn)代化戰(zhàn)爭(zhēng),。另外由于不同的作戰(zhàn)系統(tǒng)對(duì)時(shí)統(tǒng)有著不同要求，因此對(duì)時(shí)統(tǒng)接收處理模塊(簡(jiǎn)稱(chēng)時(shí)統(tǒng)模塊)有著較高要求,。利用FPGA的強(qiáng)大功能及靈活性設(shè)計(jì)的時(shí)統(tǒng)模塊能夠很好地實(shí)現(xiàn)以上要求,。
FPGA為大規(guī)模可編程邏輯器件,，具有編程方便,、集成度高、速度快等特點(diǎn),，可反復(fù)編程,、擦除、使用,，在不改變硬件設(shè)計(jì)的情況下,，可實(shí)現(xiàn)不同的功能需求。在FPGA中可完成各種時(shí)統(tǒng)功能設(shè)計(jì),。
1 原理
目前時(shí)統(tǒng)模塊主要應(yīng)用于Compact PCI(CPCI)系統(tǒng),，因此該時(shí)統(tǒng)模塊為CPCI總線模塊,。其主要由總線橋接電路、FPGA,、外圍接口電路部分組成,，如圖1所示。接口電路采用MAXl490實(shí)現(xiàn)對(duì)時(shí)統(tǒng)輸入信號(hào)(授時(shí)信號(hào))的接收及轉(zhuǎn)換,。將差分信號(hào)轉(zhuǎn)換成TTL電平信號(hào)提供給FPGA處理,，另外將FPGA輸出的TTL電平信號(hào)轉(zhuǎn)換成差分信號(hào)作為時(shí)統(tǒng)信號(hào)提供給其它設(shè)備。
橋接電路采用PCI9052,，實(shí)現(xiàn)CPCI總線到局部總線的過(guò)渡,，并將中斷信號(hào)通過(guò)CPCI總線的中斷信號(hào)線送給CPU主板。CPU主板收到時(shí)統(tǒng)模塊的中斷請(qǐng)求后,，做出響應(yīng),，系統(tǒng)軟件根據(jù)中斷響應(yīng)輸出時(shí)間信息。
FPGA選用Altera公司MAX70O0S系列中的EPM7256SRl208—10,，這是工業(yè)界中速度最快的高集成度可編程邏輯器件,，具有5000個(gè)可用門(mén)和1256個(gè)宏單元，可滿足設(shè)計(jì)需要,。設(shè)計(jì)中,，F(xiàn)PGA實(shí)現(xiàn)了對(duì)TTL電平時(shí)統(tǒng)信號(hào)的各種處理，主要包括中斷控制,、信號(hào)輸出,、守時(shí)、時(shí)間精度等功能,。見(jiàn)圖2所示,。
下面具體介紹FPGA內(nèi)部各主要功能的設(shè)計(jì)。
2 中斷控制
中斷控制部分主要包括脈沖識(shí)別,、中斷源判斷等,。為保證時(shí)統(tǒng)信號(hào)的準(zhǔn)確識(shí)別，避免丟幀,、誤判,，需要對(duì)信號(hào)整形，適當(dāng)展寬,。在FPGA中利用反相器對(duì)信號(hào)整形,，利用信號(hào)上升沿觸發(fā)D觸發(fā)器輸出高電平去提起中斷，在CPU主板響應(yīng)中斷后,，通過(guò)控制D觸發(fā)器清零端將輸出的高電平拉低,。以此避免非正常情況的出現(xiàn)。
本模塊設(shè)計(jì)了4路時(shí)統(tǒng)接收電路，可同時(shí)采集4路外部授時(shí)信號(hào),，在同時(shí)工作的情況下,，系統(tǒng)可得到4種不同的時(shí)間信息。因此,，設(shè)計(jì)時(shí)需要能夠準(zhǔn)確地識(shí)別4路不同的中斷源,。CPCI系統(tǒng)只能分配給每個(gè)CPCI設(shè)備1個(gè)中斷號(hào)，使得各路中斷源都要通過(guò)這1個(gè)中斷號(hào)向CPU主板提起中斷,。設(shè)計(jì)過(guò)程中可以利用FPGA內(nèi)部寄存器來(lái)識(shí)別各路中斷源,。見(jiàn)圖3所示。
4路信號(hào)用寄存器74373的低4位識(shí)別,，在系統(tǒng)響應(yīng)中斷后,，隨即讀取寄存器，根據(jù)寄存器位的值,，判斷是由哪路信號(hào)源提起的中斷,。屏蔽信號(hào)用于系統(tǒng)關(guān)斷任一路中斷信號(hào)源，根據(jù)需要,，可用軟件屏蔽l路或多路信號(hào)源,，未被屏蔽的信號(hào)進(jìn)入中斷產(chǎn)生器，輸出中斷信號(hào),，發(fā)起中斷申請(qǐng),。
3 守時(shí)設(shè)計(jì)
守時(shí)是指外部授時(shí)信號(hào)中斷或受阻時(shí)，模塊可以自行產(chǎn)生頻率相同且脈沖沿一致的信號(hào)維持系統(tǒng)時(shí)間信息,。在外部授時(shí)信號(hào)正常時(shí)，由其發(fā)起中斷獲得系統(tǒng)時(shí)間信息,，無(wú)外部授時(shí)信號(hào)時(shí),，需由模塊自行產(chǎn)生的信號(hào)自動(dòng)接替外部授時(shí)信號(hào)的工作，同時(shí)用來(lái)維持時(shí)統(tǒng)信號(hào)輸出,，保證全系統(tǒng)的時(shí)間不中斷,。在FPGA中這部分功能由Verilog語(yǔ)言編寫(xiě)實(shí)現(xiàn)。
其中CLK(時(shí)鐘),、RST(復(fù)位),、A(外部授時(shí)信號(hào))、B(自產(chǎn)生信號(hào))為輸入信號(hào),。Y為輸出信號(hào),，即中斷信號(hào)。仿真結(jié)果如圖4所示,。
4 時(shí)間精度
外部授時(shí)信號(hào)大多為1秒周期的秒脈沖信號(hào),，這時(shí)系統(tǒng)獲得的時(shí)間只能精確到秒。在需要獲得精確度更高的時(shí)間信息時(shí)，可利用FPGA中的計(jì)數(shù)器等來(lái)實(shí)現(xiàn)設(shè)計(jì),。見(jiàn)下面所示：
其中clk(時(shí)鐘),、clk_20μs(20μs周期時(shí)鐘)、rst(復(fù)位),、int(外部信號(hào)),、cs(鎖存當(dāng)前計(jì)數(shù)值)為輸入信號(hào)。count_out為輸出的16位二進(jìn)制計(jì)數(shù)值(eount out[15．．0]),。本功能能夠給出20μs精度的計(jì)數(shù),，在秒脈沖到來(lái)時(shí)(上升沿)產(chǎn)生中斷，同時(shí)啟動(dòng)計(jì)數(shù)器,，為20μs一次的計(jì)數(shù),，最大計(jì)數(shù)值為50000。計(jì)數(shù)值存入寄存器,，可隨時(shí)讀取當(dāng)前計(jì)數(shù)值,，得出計(jì)數(shù)值后可換算成ms等其它值。其仿真結(jié)果如圖5所示,。
5 結(jié)束語(yǔ)
利用FPGA完成了作戰(zhàn)系統(tǒng)對(duì)時(shí)統(tǒng)模塊功能要求的設(shè)計(jì),，經(jīng)在工程項(xiàng)目中使用驗(yàn)證，其功能完全滿足要求,。設(shè)計(jì)中使用的FPGA(EPM7256SRl208一lO)是一種高性能的CMOS EEPROM器件,，通過(guò)4個(gè)引腳的JTAG接口能夠進(jìn)行在線編程，在開(kāi)發(fā)過(guò)程中實(shí)現(xiàn)了快速有效的重復(fù)編程,。借助其可重復(fù)編程使用的靈活性,，通過(guò)改寫(xiě)FPGA內(nèi)部邏輯來(lái)實(shí)現(xiàn)不同的功能需求，避免了硬件的重復(fù)設(shè)計(jì),，縮短了設(shè)計(jì)周期,，適應(yīng)了發(fā)展的需要。