《電子技術(shù)應(yīng)用》
您所在的位置:首頁 > 可編程邏輯 > 設(shè)計應(yīng)用 > 高速信號采集存儲及傳輸系統(tǒng)的設(shè)計與實現(xiàn)
高速信號采集存儲及傳輸系統(tǒng)的設(shè)計與實現(xiàn)
來源:電子技術(shù)應(yīng)用2012年第9期
楊振家,,劉穎杰,,鄧芳芳,謝 華,,李 力
電子科技大學(xué) 自動化工程學(xué)院,,四川 成都611731
摘要: 為解決高速數(shù)據(jù)采集系統(tǒng)中的數(shù)據(jù)緩存和傳輸速度瓶頸,設(shè)計并實現(xiàn)了一種基于光纖通道協(xié)議和DDR2 SODIMM存儲的高速數(shù)據(jù)傳輸,、存儲系統(tǒng),。利用Stratix IV GX系列FPGA和QuartusⅡ中自帶的DDR2 IP核以及高速收發(fā)器IP 核,,實現(xiàn)了PCI9056的本地接口、DDR2控制器,、光纖通道協(xié)議和高速串行數(shù)據(jù)的轉(zhuǎn)換發(fā)送,,最終實現(xiàn)了數(shù)據(jù)的高速存儲和傳輸。
中圖分類號: U283
文獻(xiàn)標(biāo)識碼: A
文章編號: 0258-7998(2012)09-0008-03
Design and implementation of high-speed signal acquisition storage and transmission system
Yang Zhenjia,,Liu Yingjie,,Deng Fangfang,Xie Hua,,Li Li
School of Automation Engineering,,University of Electronic Science and Technology of China,Chengdu 611731,,China
Abstract: To tackle the bottleneck of data-caching and the transmission speed in the high-speed data acquisition system, a new high-speed data transmit-save system is designed in this paper. Via utilizing the Stratix IV GX series FPGA, as well as the built-in DDR2 IP core and high-speed send-receive IP core of Quarturs II, the local port of PCI9056, DDR2 controller, fiber channel protocol and transformation and sending of high-speed serial data are realized. Based on it, a new high-speed data-caching and transmission system is implemented.
Key words : high speed signal acquisition,;fiber channel;high-speed transmission,;FPGA,;CPCI;DDR2 SDRAM

    隨著現(xiàn)代電子信息技術(shù)的迅猛發(fā)展,,處理信號的帶寬變得越來越高,。為了滿足對較寬頻域范圍內(nèi)的高頻周期、瞬態(tài)非周期信號的準(zhǔn)確,、實時處理,,必須要有一種高采樣率、高分辨率的信號采集模塊,,以便完成對高速,、復(fù)雜信號的快速采樣、存儲和傳輸,。本文中提出的高速信號采集存儲及光纖傳輸系統(tǒng)采用Altera公司的Stratix IV處理平臺,,主要完成高速數(shù)據(jù)流分組、寬帶數(shù)字下變頻,,以及可變帶寬的信道化濾波等數(shù)字信號實時預(yù)處理工作和控制,;實現(xiàn)對DDR2 SDRAM SODIMM內(nèi)存條的控制,完成本地數(shù)據(jù)的緩存操作[1],;實現(xiàn)64 bit的CPCI接口,,完成與上位機的通信功能[2];實現(xiàn)高速數(shù)據(jù)的光纖傳輸,。該系統(tǒng)集成度高,,性能穩(wěn)定,有著較好的應(yīng)用前景,。1 系統(tǒng)方案設(shè)計

    本設(shè)計中數(shù)據(jù)采集模塊采用2個12 bit的A/D(AD9434BCPZ-500)進(jìn)行數(shù)據(jù)采集,。系統(tǒng)主要是對所采集數(shù)據(jù)進(jìn)行處理,,包括數(shù)字下變頻、FFT變換等工作,,并把處理后的數(shù)據(jù)先存入1 GB的DDR2 SDRAM SODIMM中,,采集一定容量后就不再往DDR2 SDRAM存數(shù)據(jù),等待上位機讀取DDR2 SDRAM內(nèi)存中的數(shù)據(jù)后再繼續(xù)存取,。上位機通過CPCI接口讀取數(shù)據(jù),,并對讀取的數(shù)據(jù)進(jìn)行頻譜分析、包絡(luò)解調(diào)和實時顯示,。當(dāng)操作者觀測到數(shù)據(jù)穩(wěn)定可以進(jìn)行遠(yuǎn)距離傳輸時,,便通過上位機發(fā)出啟動傳輸命令,傳輸通路被使能,,光纖高速傳輸部分開始工作,,從而開始數(shù)據(jù)高速傳輸。應(yīng)對數(shù)據(jù)傳輸速率大于數(shù)據(jù)采集速率的情況,,在數(shù)據(jù)發(fā)送模塊中增加數(shù)據(jù)整合操作,,并對整合后的數(shù)據(jù)進(jìn)行異步緩存,用來解決數(shù)據(jù)的跨時鐘域問題,。整合后的數(shù)據(jù)按照FC協(xié)議標(biāo)準(zhǔn)打包成幀[3]、8B/10B編碼,、和高速并/串轉(zhuǎn)換,,最后通過光模塊把高速串行數(shù)字信號轉(zhuǎn)換為光信號進(jìn)行傳輸[4-5]。系統(tǒng)總體方案圖如圖1所示,。

2 主要FPGA邏輯模塊設(shè)計
2.1 FPGA邏輯設(shè)計總體方案

    如圖2所示,,整個系統(tǒng)以FPGA為核心[6],F(xiàn)PGA的工作可以劃分為邏輯控制和數(shù)據(jù)傳輸兩大部分,。FPGA通過PCI 9656接收上位機的控制命令字,,控制A/D采集、數(shù)據(jù)傳輸?shù)墓ぷ?,并協(xié)調(diào)整個系統(tǒng)的工作,;同時FPGA要上傳A/D采集到的數(shù)據(jù)。

2.2 PCI 9656本地接口以及系統(tǒng)控制邏輯模塊
    首先當(dāng)PCI 9656獲得來自PCI總線的寫命令和寫數(shù)據(jù)之后,,開始向本地請求總線控制權(quán),;得到總線控制權(quán)后,ADS信號向下跳變,,持續(xù)一個周期的負(fù)電平,,同時送出本地寫地址和寫數(shù)據(jù),寫信號有效一個時鐘周期后,,若本地總線返回的Ready#信號為低電平,,說明本地已接收到了數(shù)據(jù),,PCI9656就會送出下一個寫地址和寫數(shù)據(jù);若該信號為高電平,,則上一個寫地址和數(shù)據(jù)將會繼續(xù)保持,,直到該信號轉(zhuǎn)為高電平[7-8]。
2.3 A/D采集數(shù)據(jù)接收模塊
    數(shù)據(jù)采集卡使用TI公司最高采樣率為500 MS/s的12 bit AD9434BCPZ-500芯片,,該芯片在500 MS/s采樣率下的隨路時鐘是500 MHz,。在FPGA內(nèi)部用A/D的隨路鐘可以對采樣數(shù)據(jù)進(jìn)行解串,為了降低數(shù)據(jù)輸入速率,,以面積換速度的原則,,選用4倍LVDS解串,輸出解串時鐘為125 MHz,,數(shù)據(jù)寬度為48 bit,。解串后48 bit并行數(shù)據(jù)相鄰12 bit按位交錯,需要重新進(jìn)行排列組合,,使其高低12 bit分別為一個完整數(shù)據(jù),。
2.4 DDR2 SDRAM控制器及本地接口邏輯設(shè)計
2.4.1 DDR2 SDRAM控制器本地讀邏輯

      當(dāng)PCI 9656以DMA方式讀取本地DDR2 SDRAM中的數(shù)據(jù)時,該模塊向DDR2 SDRAM控制器發(fā)送讀數(shù)據(jù)請求信號local_read_req,,同時將讀地址送出,。當(dāng)DDR2 SDRAM控制器輸出的local_rdata_valid信號有效時,表示讀數(shù)據(jù)已送出,,此時鎖存這些數(shù)據(jù),,并將這些數(shù)據(jù)送出給PCI 9656。判斷l(xiāng)ocal_ready信號,,如果該信號有效,,則可繼續(xù)向DDR2 SDRAM控制器發(fā)送讀請求;如果該信號無效,,則等待直到信號有效再發(fā)起讀請求,。直到PCI 9656讀空DDR2 SDRAM中的數(shù)據(jù)[9-10]。
2.4.2 DDR2 SDRAM控制器本地寫邏輯
    A/D采集的數(shù)據(jù)先存入兩個異步FIFO中,,兩個FIFO作乒乓操作,。當(dāng)其中的一個FIFO滿時,向DDR2 SDRAM控制器本地發(fā)出寫DDR2請求,。本地控制器在接收請求以后,,發(fā)出FIFO固定深度字節(jié)數(shù)的請求,然后回到等待FIFO空狀態(tài),,當(dāng)接收到空信號后,,跳回等待寫狀態(tài),等待FIFO再次滿。如此反復(fù),,直到寫滿固定的容量后跳回IDLE狀態(tài)[11],。狀態(tài)轉(zhuǎn)換如圖3所示。

2.5 基于FC協(xié)議的光纖傳輸機制設(shè)計
2.5.1 幀的生成

    幀的構(gòu)成包括起始界定符,、幀頭,、數(shù)據(jù)載荷區(qū)、CRC校驗位和終止界定符幾個部分,。幀生成模塊在狀態(tài)機的控制下,,在不同的階段,完成相應(yīng)幀的組裝過程,。發(fā)送的幀包括PLOGI(登錄幀),、LOGO(注銷幀)和數(shù)據(jù)幀。幀生成模塊內(nèi)部功能結(jié)構(gòu)如圖4所示,。

3 系統(tǒng)調(diào)試及結(jié)果分析
    本系統(tǒng)采用Altera公司的Stratix IV GX系列芯片,設(shè)計經(jīng)Quartus II 10.1全編譯,。由其編譯報告可知該硬件系統(tǒng)的實現(xiàn)占用了較少的硬件資源,這為以后實現(xiàn)多路光纖通道傳輸?shù)脑O(shè)計提供了足夠的資源,。因本系統(tǒng)有兩個光纖端口,,所以在測試時采用自測試模式,用一個作為發(fā)送口,,另外一個作為接收端口,,同時本地只使能一路A/D。現(xiàn)對60 MHz的中頻調(diào)制信號采集,、傳輸,、接收后給上位機,上位機對接收到的數(shù)據(jù)進(jìn)行譜分析和解調(diào),,測試結(jié)果如圖6所示,。

 

 

    從圖6可以看出,,上位機顯示的是接收端接收到的正弦波(調(diào)制波)的信號波形,,與發(fā)送前監(jiān)測的原始數(shù)據(jù)波形一致。說明系統(tǒng)能正確恢復(fù)采集到的信號,,基本滿足設(shè)計要求,。
    本文在研究了光纖通道協(xié)議的幀結(jié)構(gòu)及不同服務(wù)類型的交互方式的基礎(chǔ)上,參考了光纖通道協(xié)議第三類服務(wù),,結(jié)合當(dāng)前自動測試系統(tǒng)的應(yīng)用需求,,設(shè)計了一個基于光纖的高速信號采集、存儲及光纖傳輸系統(tǒng),。DDR2 SODIMM內(nèi)存條和光纖傳輸技術(shù)的應(yīng)用使得系統(tǒng)成本得到降低,,且系統(tǒng)的主要數(shù)據(jù)處理、控制和傳輸協(xié)議都在FPGA中實現(xiàn),,很大程度上降低了系統(tǒng)復(fù)雜度,,使得系統(tǒng)性能,、集成度和穩(wěn)定性得到很大的提高,同時增加了系統(tǒng)設(shè)計的靈活性,。
參考文獻(xiàn)
[1] JEDEC Standard No.21C.200-Pin DDR2 SDRAM unbuffered SO-DIMM design specification[S].2008.
[2] Agilent.U1080A acqiris high speed CPCI digitizer with onboard FPGA processing[A].2012.
[3] American National Standards Institute(Rev 1.90).Fiber channel-framing and signaling(FC-FS).FC-FS Draft Standard[S].2003:62-70.
[4] 李霖.基于光纖通道的LVDS視頻數(shù)據(jù)傳輸系統(tǒng)接收端設(shè)計與實現(xiàn)[D].成都:電子科技大學(xué),,2009.
[5] American National Standards Institute(Rev 1.90).Fibre channel-link service(FC-LS).FC-LS Draft Standard[S].2006.
[6] Altera.Stratix IV Device Handbook[A].2009.
[7] 黃紹錦.基于CPCI總線的中頻信號處理模塊的設(shè)計[D]. 成都:電子科技大學(xué).2008.
[8] SFF Committee.SFF-8431(Revision 4.1).SFF-8431 specifications for enhanced small form factor pluggable module SFP+[S].2009.
[9] 周楠,王志剛.數(shù)據(jù)采集卡光纖高速收發(fā)模塊的設(shè)計[J].光通信技術(shù),,2011(12):28-31.
[10] PCI-SIG.PCI Local Bus Specification(Rev.2.2)[S].1998.
[11] 任穎.DDR2 SDRAM在高端數(shù)字存儲示波器中的應(yīng)用[D].成都:電子科技大學(xué),,2009.

此內(nèi)容為AET網(wǎng)站原創(chuàng),未經(jīng)授權(quán)禁止轉(zhuǎn)載,。