《電子技術(shù)應(yīng)用》
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一種增益自舉運算放大器的分析與優(yōu)化設(shè)計
來源：電子技術(shù)應(yīng)用2012年第6期
劉 磊1,，李曉潮1,，2，郭東輝1,，2，張維琛1,，林志倫1
1.廈門大學(xué) 電子工程系,，福建 廈門361005； 2.福建省集成電路設(shè)計工程技術(shù)研究中心,，福建 廈門361005
摘要： 基于開關(guān)電容的流水線ADC設(shè)計中,運算放大器的建立時間和精度是關(guān)鍵指標(biāo),。而增益自舉運算放大器的建立時間分析比較復(fù)雜,。本文通過理論推導(dǎo)和模型簡化的方法分析其主運放和輔助運放的單位增益帶寬及相位裕度對建立時間的影響。提出了一種P型與N型傳輸函數(shù)相同的輔助運放電路,，并以此設(shè)計了一個高速,、低功耗的自舉運算放大器。
中圖分類號： TN432
文獻(xiàn)標(biāo)識碼： A
文章編號： 0258-7998(2012)06-0047-04
Analysis and optimization design of a gain-boosted cascade CMOS amplifiers
Liu Lei1,，Li Xiaochao1,，2，Guo Donghui1,，2,，Zhang Weichen1，Lin Zhilun1
1.Depantment of Electronic Engineering, Xiamen University, Xiamen 361005,，China,； 2.Fujian IC R&D Engineering Center, Xiamen 361005，China
Abstract： In switched-capacitor circuits, settling time and accuracy are critical issues for CMOS amplifiers. In gain-boosted cascade amplifiers(GBCA), the gain bandwidth product and phase margin of main and boosting amplifiers need to be optimized for the minimum settling time. In order to simplify the optimum criteria and achieve better performance, we choose the cascade structure for boosting amplifiers with the same transfer function. Based on the analysis and optimization of this GBCA structure, we present a low-power consumption and fast-settling time CMOS amplifier design.
Key words : Gain-boosted amplifier,；settling time,；switched-capacitor circuit

    建立時間是采樣保持電路的一項重要性能指標(biāo)，特別是在流水線A/D轉(zhuǎn)換系統(tǒng)中,，其建立時間直接關(guān)系到A/D系統(tǒng)的轉(zhuǎn)換速率,。由于增益自舉型放大器在獲得高增益的同時，能夠有足夠高的帶寬和更小的功耗,，被廣泛應(yīng)用于開關(guān)電容型采樣保持電路中,。增益自舉通過增加輔助運放來提高增益，但會給系統(tǒng)引入零極點,，對建立時間產(chǎn)生很大影響[1],，使系統(tǒng)復(fù)雜化。為了簡化分析和設(shè)計,，本文采用了具有相同傳輸函數(shù)的P型和N型輔助運放,，并使用共源共柵結(jié)構(gòu)來實現(xiàn)。相比于折疊式結(jié)構(gòu),，共源共柵結(jié)構(gòu)放大器的次極點更高,，功耗更小，同時利用電容電位平移技術(shù)來解決輸入直流電平不匹配的問題,。主運放采用套筒式結(jié)構(gòu),，以降低功耗。

1 增益自舉型運放的模型分析
1.1 增益自舉型運放
    本文討論的增益自舉運算放大器如圖1所示,，由主運放和4個提高增益的輔助運放（虛框內(nèi)為輔助運放具體結(jié)構(gòu)）組成,。輔助運放中， N型輔助運放位于信號路徑上，對建立時間影響較大[2],。

 

 

  
  
3 電路的性能仿真
    本文采用電容翻轉(zhuǎn)型結(jié)構(gòu)來測試，取差分輸入范圍FS=2 V,，采樣電容CH=1 pF,，總負(fù)載電容為CL=2 pF。采用TSMC公司的0.35 ?滋m CMOS工藝,，在Spectre下,， 對運算放大器進(jìn)行了仿真驗證。電路的仿真結(jié)果顯示,，加入2 pF的負(fù)載,，在100 mV的輸入信號下，對于0.01%的建立精度,，其小信號建立時間在5 ns以內(nèi),。表1顯示了文中放大器和參考文獻(xiàn)[2，6]中放大器的比較,，從表中可以看出，本文設(shè)計的運放能在更短的時間內(nèi)達(dá)到建立精度，并且功耗相對較低,。

    通過對增益自舉型運算放大器模型的簡化和分析發(fā)現(xiàn),，影響建立時間的主要因素包括主運放和輔助運放的帶寬及其相位裕度?；谶@些參數(shù),，提出了一種新的分析方法，即使用相同的N型輔助運放和P型輔助運放傳輸函數(shù)來簡化分析,，同時,，使用共源共柵結(jié)構(gòu)的輔助運放，在獲得更好的建立時間的同時降低了功耗,。采用電容電位平移技術(shù)解決了輔助運放輸入直流電平的不匹配問題,。通過比較發(fā)現(xiàn)，本文設(shè)計的放大器與同類的其他放大器相比,，建立時間縮小了16%以上,，在壓擺率提高40%以上的同時，只有8 mW的功耗,，滿足了高速低功耗采樣保持電路的要求,。
參考文獻(xiàn)
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[4] FELDMAN A,，BOSER B,，GRAY P.A 13-bit，1.4-MS/s sigma-deltamodulator for RF baseband channel applications[J].IEEE Solid-StateCircuits,，1998,，33(10)：1462-1469.
[5] JOHNS D，MARTIN K.Analog integrated circuit design[M].NY：Wiley,，1997.
[6] MUSA R,，YUSOFF Y.Design of single-stage foldedcascode gain boost amplifier for 100 mW 10-bit 50 MS/s pipelined analog-to-digital[J].Journal of Semiconductors，2008,，29(2)：800-804.

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