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C波段寬帶頻率源及其測試系統(tǒng)設計
來源：電子技術應用2012年第10期
潘玉劍,， 張曉發(fā)， 袁乃昌
國防科學技術大學 電子科學與工程學院微波中心，湖南 長沙 410073
摘要： 為了設計一個C波段寬帶頻率源,，采用了基于鎖相環(huán)配合寬帶VCO的方法,。該方法使用的PLL芯片為HMC702,，VCO為HMC586,，控制端采用FPGA寫寄存器。頻率源測試時采用PC串口轉SPI協(xié)議的方法,。實驗結果顯示, 最差相位噪聲為-88.2 dBc/Hz@10 kHz,，雜散抑制度為-62.7 dBc， 從4 GHz到6 GHz的變頻時間為20.6 μs,。
中圖分類號： TN911.8
文獻標識碼： A
文章編號： 0258-7998(2012)10-0085-03
Design of C-band broadband frequency source and its test system
Pan Yujian, Zhang Xiaofa, Yuan Naichang
Microwave Center, School of Electronic Science and Engineering, National University of Defense Technology, Changsha 410073, China
Abstract： In order to design a C-band broadband frequency source, the method of PLL working with broadband VCO is used. In this method, the PLL chip being used is HMC702 and the VCO is HMC586. The control side uses an FPGA to write registers. Transferring PC serial port to SPI protocol and is conducted in frequency source tests. Experimental results show that: the worst phase noise is -88.2 dBc/Hz@10 kHz, and the spurious suppression ratio is -62.7 dBc. Frequency shifting from 4 GHz to 6GHz costs 20.6 μs.
Key words : frequency source; PLL; C-band; broadband; UART to SPI

    隨著現(xiàn)代雷達領域的電磁頻譜不斷拓寬,，對接收機的帶寬也提出了要求。而寬帶的接收機必然需要寬帶的頻率源,，將寬帶信號下變頻到窄帶的中頻信號,，以便處理。在寬帶頻率源的設計上,，傳統(tǒng)的直接頻率合成技術需要大量的分頻器,、倍頻器和濾波器等，體積大,，不利于設備的小型化,。DDS（直接數(shù)字頻率合成技術）輸出的頻率較低，不適合直接應用在寬帶系統(tǒng)中,，且其有限量化位會帶來不易控制的雜散,。而使用由鑒相器、濾波器和VCO等組成的PLL（鎖相環(huán)）系統(tǒng),，只要VCO選擇在所需的帶寬之上,，設計難度就不會太大。

    本論文需要設計一寬帶頻率源,，具體指標為：頻帶范圍4 GHz~8 GHz;相噪小于-80 dBc/Hz@10 kHz;雜散小于-60 dBc;變頻時間小于30 μs;頻率分辨率為10 MHz;功率大于-10 dBm,。
1 頻率源設計
1.1 器件選擇
    本文采用基于鎖相環(huán)的設計方法， 鎖相環(huán)框圖如圖1所示,。

其中Fref為參考輸入,一般由晶振提供,。Fout為最終輸出頻率,。
    本文選擇Hittite公司的PLL芯片HMC702，該芯片內(nèi)置了R分頻器,、鑒相器和N分頻器,，最高支持14 GHz的頻率，相噪雜散水平也十分優(yōu)異,，有小數(shù)模式和整數(shù)模式可供選擇。而VCO的選擇,，根據(jù)頻率范圍,，選擇HMC586。它是一款MMIC寬帶VCO,，圖2為其調(diào)節(jié)電壓和頻率之間的關系圖,從圖中可以看出其可以覆蓋4 GHz~8 GHz[1],。
1.2 環(huán)路濾波器設計
    如圖1所示,環(huán)路濾波器在環(huán)路中處于鑒相器和VCO之間，不但可以濾除來自晶振的噪聲,、鑒相器本身的輸出噪聲和載頻分量以及減少鑒相頻率的泄露,，還可以濾除來自VCO的噪聲,但最重要的是建立起環(huán)路的動態(tài)特性[2]。
　    由圖2可以看出,在4 GHz~8 GHz時,，VCO的調(diào)節(jié)電壓約為0.8 V~14.2 V,，而HMC702所能給出的電壓為0.5 V~4.5 V[3],所以需采用有源環(huán)路。這里采用AD公司的OP184運放,，該運放為軌到軌運放,，噪聲為3.9 nV/√Hz，適合應用于有源環(huán)路中,。另外由于系統(tǒng)5 V供電,，所以需要采用升壓電路將5 V電壓升到16 V。濾波器的設計采用Hittite PLL Design軟件進行設計,。為了獲得盡可能快的變頻速度,，環(huán)路帶寬需盡量寬。但是為了利于設備的小型化,，晶振使用的是某國產(chǎn)貼片晶振,，相噪并不十分理想,為了濾除晶振的噪聲,環(huán)路帶寬需要足夠窄[4]。這里結合設計指標,，并利用Hittite PLL Design進行仿真,，最終設定環(huán)路帶寬為250 kHz，相位裕度為80°,，計算得到的四階有源環(huán)路濾波器如圖3所示,。

1.3 芯片寄存器操作及控制電路設計
    HMC702中R分頻器系數(shù)、N分頻器系數(shù)等通過內(nèi)部寄存器進行設定,。以SPI協(xié)議的形式向內(nèi)部寄存器寫數(shù)據(jù),。設定芯片工作在整數(shù)分頻模式,，電荷泵電流為4 mA，需要對寄存器01h,、03h,、06h、07h,、08h,、12h、0Fh進行寫數(shù)據(jù),。01h控制芯片內(nèi)部各個模塊的使能,；03h控制R分頻，因為要獲得10 MHz的頻率分辨率,，且HMC702內(nèi)部環(huán)路中存在固定的2分頻,，根據(jù)式1可得當晶振為50 MHz時，R分頻系數(shù)需設定為10,；06h控制鑒相器延遲,；07h控制電荷泵電流；08h控制電荷泵偏移電流,；12h控制分頻模式,；0Fh控制N分頻器系數(shù)，即控制輸出頻率,，該寄存器由外部主機寫入,。
     
   控制電路采用Xilinx公司的XC3S200 FPGA，系統(tǒng)加電后,，由FPGA寫入前6個寄存器的值,，每個寄存器的寫入時序如圖4所示， 前6 bit為對應寄存器地址,，后24 bit為寄存器的值,。

    然后系統(tǒng)接受外部頻率字變頻,設定頻率字為14 bit，為減少連線并加快傳輸速度,，采用了串行輸入和SPI協(xié)議,。FPGA讀取外部以SPI協(xié)議輸入的14 bit頻率字，再封裝成31 bit以圖4的時序寫進PLL芯片, 即可完成變頻,。
2 測試系統(tǒng)設計
2.1 硬件設計
    頻率源的測試方法是,，以SPI協(xié)議寫入14 bit頻率字，然后使用對應儀器觀察相噪,、變頻時間等指標,。
    利用PC機編寫相應軟件，并以PC機自帶的RS232串口輸出控制信號實現(xiàn)變頻，是一種十分方便,、直觀的測試方法,。這就涉及到串口協(xié)議到SPI協(xié)議的轉換。為了實現(xiàn)該功能,，設計如圖5所示的框圖,。

    由PC經(jīng)串口發(fā)出的信號，經(jīng)過MAX232轉為TTL電平,，送入FPGA后轉為SPI協(xié)議,，SCLK為時鐘，SDI為數(shù)據(jù),，CS為使能信號,。由于所需頻率字為14 bit，而串口一次只能發(fā)8 bit,，所以采用發(fā)送兩次串口數(shù)據(jù)，其中最高位為識別位,，其余7 bit為數(shù)據(jù)位,，再將其組合成14 bit數(shù)據(jù)。Verilog編寫程序時,，規(guī)定如先檢測到最高位為0的8 bit數(shù)據(jù),，再檢測到最高位為1的8 bit數(shù)據(jù)，即將這兩組數(shù)據(jù)組合,，再轉為圖4所示的SPI數(shù)據(jù)格式,。
2.2 軟件設計
    采用PC串口工具發(fā)送數(shù)據(jù)時，可以采用串口調(diào)試工具,。但本論文需要連續(xù)發(fā)兩次,，還需具體計算，比較麻煩,。為了測試的方便,，采用Matlab的串口函數(shù)來控制串口，并采用其GUI編程編出一簡易的圖形界面,。關鍵代碼如下,，發(fā)兩組數(shù)據(jù)，第一組最高位為0,，第二組最高位為1,。
    freq = str2double(get(handles.freq,'string'))/10;
    zero8=bitset(uint8(bi2de(bitget(freq,8:14))),8,0);
    one8=bitset(uint8(bi2de(bitget(freq,1:7))),8,1);
    s=serial('com7','BaudRate',9600,'DataBits',8);
    fopen(s);
　　    fwrite(s,zero8,'uint8');
　　    fwrite(s,one8,'uint8');
    fclose(s);
　　    delete(s);
3 測試結果
    首先測試由4 GHz變頻到6 GHz的變頻時間。采用示波器測試VCO的Vtune端口電壓變化情況,。測試結果如圖6所示,，圖中曲線1的下降沿，表示SPI數(shù)據(jù)已經(jīng)寫進芯片的時刻。變頻時間約為19.7 μs,。SPI時鐘50 MHz,，讀14 bit，寫31 bit所需時間為0.9 ?滋s,。所以從外部控制字寫完到實現(xiàn)變頻所需時間約為20.6 ?滋s,小于30 μs,。

    接著測量相噪雜散水平，為了證明其寬帶變頻和10 MHz的頻率分辨率,，分別給出4.32 GHz,、6 GHz、8 GHz的測試結果,，如圖7所示,。其中圖7(a)為4.32 GHz,span為100 kHz，RBW為100 Hz,所以此時相噪為-88.2 dBC/Hz@10 kHz,；圖7(b)為6 GHz,span為100 kHz,，RBW為100 Hz，所以此時相噪為-95.4 dBC/Hz@10 kHz,；圖7(c)為8 GHz, span為20 MHz,，RBW為10 kHz,可見此時出現(xiàn)了-62.7 dBc的雜散，此雜散偏離中心頻率5 MHz為鑒相頻率泄露造成,。

 

 

    本論文設計了基于鎖相環(huán)的C波段寬帶頻率源,，由以上測試結果看，所有指標均滿足要求,，設計獲得成功,。所以利用鎖相環(huán)結構配合寬帶VCO，是設計寬帶頻率源的有效方法,。對于控制方式為SPI協(xié)議的系統(tǒng),，測試時采用PC串口轉SPI協(xié)議,是一種非常方便、直觀的測試方法,。
參考文獻
[1] Hittite Microwave Corporation. HMC586LC4B Datasheet[EB/OL].2011.[2012-2-24].http://www.hittite.com/content/documents/data_sheet/hmc586lc4b.pdf.
[2] 潘玉劍,，張曉發(fā)，袁乃昌. 基于HMC830的低相噪低雜散頻率源的設計[J]. 電子設計工程,，2011,19(19):180-182.
[3] Hittite Microwave Corporation. HMC702LP6C Datasheet[EB/OL].2011.[2012-2-24].http://www.hittite.com/content/documents/data_sheet/hmc702lp6c.pdf.
[4] Gardner, FLOYD M.鎖相環(huán)技術[M]. 姚劍清,，譯.北京： 人民郵電出版社，2007.

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