引言
隨著通信技術(shù)的發(fā)展,，千兆以太網(wǎng)因在傳輸中具備高帶寬和高速率的特點，成為高速傳輸設(shè)備的首選,?；赬ilinx FPGA的嵌入式系統(tǒng)設(shè)計整合了一系列的知識產(chǎn)權(quán)(IP)核使其功能強大，從而使得利用FPGA進行嵌入式串行千兆以太網(wǎng)開發(fā)成為可能,。
本設(shè)計使用Xilinx公司65 tim工藝級別的Virtex-5FXT系列芯片,，滿足嵌入式系統(tǒng)設(shè)計所應(yīng)具備的高性能、高密度,、低功耗和低成本的要求。V5 Hard TEMAC模塊提供了專用的以太網(wǎng)功能,，并通過FPGA內(nèi)部高速串行收發(fā)器GTX和Marvell公司的88E1111物理層接口芯片相連,，完成串行千兆以太網(wǎng)的接口功能,。物理層接口芯片支持MII、GMII,、RGMII和SGMII四種以太網(wǎng)接口模式,。相對GMII接口而言，SGMII接口的I／O端口數(shù)目少,，便于PCB布線,，并且數(shù)據(jù)信號以差分對的形式出現(xiàn)，有利于保證信號完整性,。
本文將FPGA內(nèi)嵌PowerPC硬核處理器,、Xilinx精簡嵌入式操作系統(tǒng)Xilkernel，以及相應(yīng)的外設(shè)IP Core相結(jié)合,，完成嵌入式串行千兆以太網(wǎng)的設(shè)計,。

1 總體設(shè)計
系統(tǒng)硬件平臺中選用Xilinx公司的Virtex-5 FX70t作為主控芯片，它集成了PowerPCA40處理器模塊和高速RocketIO GTX收發(fā)器,。
外部存儲器采用Mcron公司的128M×16位DDRSDRAM芯片MT47H128M16HG-31T,，為程序運行提供空間。
在網(wǎng)絡(luò)芯片方面有兩種方案可供選擇,，即單物理層芯片方案和物理層加MAC層集成于同一芯片方案,。基于易于控制方面的考慮,，采用Marv ell公司的88E1111單物理層接口芯片作為解決方案,，該芯片支持10BASE-T、100BASE-TX和1000BASE-T以太網(wǎng)協(xié)議,。本系統(tǒng)硬件由Virtex-5 FX 70t芯片,、88E1111 PHY芯片、DDRII芯片,、8個撥碼開關(guān)(8DIPS),、8個LED燈和RJ45接口構(gòu)成，其連接框圖如圖1所示,。

串行千兆以太網(wǎng)設(shè)計中,，需使用FPGA內(nèi)部RoeketIO GTX收發(fā)器完成SGMII鏈路的建立。RoeketIOGTX是集成在Virtex-5 FX70t芯片中靈活的,、功能可配置的千兆位級串行收發(fā)器,，支持750 Mbps～6．5 Gbps的數(shù)據(jù)傳輸速率，滿足千兆以太網(wǎng)系統(tǒng)設(shè)計中數(shù)據(jù)傳輸速率的要求,。本設(shè)計通過在FPGA中例化EMAC硬核,，并將相應(yīng)的FPGA端口和外部PHY芯片88E1111相連完成SGMII鏈路的建立。SGMII接口使用全雙工模式，有收發(fā)兩個獨立的通道,，每個通道使用一對差分信號線,，采用無時鐘信號模式，RoeketIO GTX收發(fā)器從串行數(shù)據(jù)中恢復(fù)時鐘用于差分?jǐn)?shù)據(jù)的發(fā)送與接收,。
SGMII接口實現(xiàn)框圖如圖2所示,。

本系統(tǒng)基于Xilinx公司嵌入式系統(tǒng)開發(fā)工具EDK12．3完成軟硬件協(xié)同設(shè)計。EDK12．3由XPS(Xilinx Platform Studio),、SDK(Software Development Kit)等組成,。設(shè)計時需在XPS環(huán)境下添加所需的IP核，生成硬件系統(tǒng)框架,，并添加相應(yīng)的引腳約束和時序約束,，然后調(diào)用Plat gen生成嵌入式系統(tǒng)硬件部分的網(wǎng)表(．NGC)文件和比特(．bit)文件，并通過軟件描述文件(．MSS文件)來設(shè)置系統(tǒng)軟件配置,；接著將硬件設(shè)計導(dǎo)入到SDK中,，并在SDK中生成各個外設(shè)的驅(qū)動層和庫，設(shè)置相應(yīng)軟件的操作系統(tǒng),、庫,、外設(shè)驅(qū)動的屬性，添加應(yīng)用軟件項目并編寫應(yīng)用軟件,；最后,，調(diào)用處理器對應(yīng)的編譯器編譯軟件并和硬件可執(zhí)行文件合成后，生成最終的二進制比特文件,，下載到目標(biāo)板進行系統(tǒng)調(diào)試,。

2 PowerPC的硬件設(shè)計
設(shè)計中采用的FPGA內(nèi)嵌硬核處理器PowerPC440屬于32位精簡指令集嵌入式處理器，它采用擴展型Book-E結(jié)構(gòu),，其內(nèi)部包括一個高性能,、可雙指令處理并有七級流水線的微內(nèi)核。同時,，具有靈活的存儲器管理單元(MMU),、3個相互獨立的128位PLB總線接口、4個直接存儲器存儲(DMA)控制單元,，以及設(shè)備控制寄存器(DCR)等,。它集成了32 KB指令和32 KB數(shù)據(jù)緩存，在550 MHz時鐘頻率下可提供高達1100 DMIPS的性能,。在本設(shè)計中,，PowerPCA40通過PLB總線與外設(shè)端口相連，其硬件架構(gòu)如圖3所示,。

系統(tǒng)硬件平臺的搭建(包括PowerPC處理器功能配置,、系統(tǒng)總線結(jié)構(gòu)以及相應(yīng)的地址映射)均在EDK集成開發(fā)環(huán)境XPS中完成。
設(shè)計中采用片內(nèi)高速數(shù)據(jù)總線PLB連接各種控制IP核，PowerPC440通過PLB總線完成對內(nèi)部IP核以及外設(shè)的訪問和控制功能,。其中,，外部PHY芯片通過與在FPGA內(nèi)部例化EMAC核(Ethernet MAC)相連,，掛載在PLB總線上,，完成SGMII鏈路的建立；DDR II芯片通過IP核多端口存儲控制器(Multiport Memory Controller,，MPMC)掛載在PLB總線上,，實現(xiàn)外部存儲功能；串口通過串口控制器IP核(Xps_uartlite)與PLB總線相連,，用于打印輸出調(diào)試狀態(tài)信息,；8個撥碼開關(guān)DIP和LED燈分別通過GPIO口與PLB總線相連，實現(xiàn)簡單的控制與狀態(tài)顯示功能,。
硬件結(jié)構(gòu)如圖4所示,。

本系統(tǒng)使用時鐘生成器IP核生成系統(tǒng)各模塊工作時所需時鐘。該IP核模塊的輸入時鐘為FPGA全局時鐘引腳輸入的100 MHz時鐘,，經(jīng)過相應(yīng)的倍頻,，生成400 MHz的PowerPC440工作時鐘，生成200 MHz的DDR Il工作時鐘以及125 MHz的Ethernet MAC工作時鐘,。
在各模塊添加及連接結(jié)束后,，需添加UCF約束文件，包括FPGA引腳約束和相應(yīng)的時序約束等,，并對XPS自動生成的微處理器硬件規(guī)范MHS文件進行相應(yīng)的修改,，對系統(tǒng)進行適當(dāng)?shù)膬?yōu)化。生成的系統(tǒng)在綜合,、布局,、布線無誤后生成最終的．bit文件，準(zhǔn)備下載到電路板上,。

3 嵌入式系統(tǒng)軟件設(shè)計
本系統(tǒng)軟件部分需實現(xiàn)TCP／IP網(wǎng)絡(luò)協(xié)議,，TCP／IP協(xié)議模型包括應(yīng)用層、傳輸層,、網(wǎng)絡(luò)層和網(wǎng)絡(luò)接口層,。網(wǎng)絡(luò)接口層分為PHY層和MAC層兩部分。其中,，PHY層由外部PHY芯片88E1111實現(xiàn),，MAC層由Xilinx公司的Hard Ethernet MAC IP核實現(xiàn)，并作為整個Power-PC系統(tǒng)硬件的一部分在FPGA的內(nèi)部實現(xiàn),。
網(wǎng)絡(luò)層和傳輸層主要采用LwIP協(xié)議模塊編寫相應(yīng)的軟件代碼,。LwIP同時支持服務(wù)器模式和客戶端模式，提供RAW和Socket兩種API。它的特點是在保持TCP／IP協(xié)議主要功能的情況下,，減少對RAW的使用,，使得LwIP在各類高檔嵌入式系統(tǒng)開發(fā)中得到廣泛的應(yīng)用。本設(shè)計選擇Xili nx公司的精簡嵌入式操作系統(tǒng)Xilkernel,，用于更好地管理系統(tǒng)資源,。Xilkernel能與EDK形成的硬件系統(tǒng)緊密結(jié)合，是一種可定制的簡單高效系統(tǒng),。Xilkernel系統(tǒng)的配置可以在開發(fā)環(huán)境SDK中進行手動設(shè)置,。本設(shè)計中運用LwIP協(xié)議模塊編寫運行在Xilkernel操作系統(tǒng)上的應(yīng)用軟件，實現(xiàn)了Web Server(網(wǎng)頁服務(wù)),、FTP(FileTransfer Protocl),、Telnet遠程登錄服務(wù)、iperf應(yīng)用等功能,。下面以網(wǎng)頁服務(wù)程序,、iperf服務(wù)器和客戶端程序為例對軟件設(shè)計流程進行說明。
具體流程描述如下：
①在Xilkernel系統(tǒng)的靜態(tài)啟動線程main_thread()中,，初始化網(wǎng)絡(luò)協(xié)議和文件系統(tǒng),。
②調(diào)用線程生成函數(shù)sys_thread_new()生成并啟動線程1。
③在線程1中設(shè)置電路板硬件的MAC地址,、網(wǎng)關(guān),、IP地址和子網(wǎng)掩碼等參數(shù)，并初始化網(wǎng)絡(luò)接口,。具體設(shè)置方式如下：MAC地址為00,；0a：35；00,；01,；02；IP4地址為192．168．1．10,；IP4地址掩碼為255．255．255．0,；IP4地址網(wǎng)關(guān)為192．168．1．1。
④初始化一個Socket,，將它與IP地址和端口號綁定,，然后開始監(jiān)聽網(wǎng)絡(luò)，一旦監(jiān)聽到網(wǎng)絡(luò)請求,，再由函數(shù)sys_thread_new()生成一個線程2去響應(yīng),，用于緩存接收到的數(shù)據(jù)包。然后,，通過函數(shù)launch_app_threads()判斷監(jiān)聽到的網(wǎng)絡(luò)請求屬于哪種類型,，并由函數(shù)sys_thread_ new()生成相應(yīng)的線程3去處理,。
如果是網(wǎng)絡(luò)服務(wù)請求，則將網(wǎng)頁文件輸出到PC機上,，并接收PC機傳輸?shù)目刂茢?shù)據(jù)信息,，其程序流程如圖5所示。如果是iperf應(yīng)用請求,，則發(fā)送或接收相應(yīng)的數(shù)據(jù)完成對請求的響應(yīng),。

網(wǎng)頁服務(wù)程序運行前需在FPGA外部的DDR中建立文件系統(tǒng)，將用于控制的相關(guān)網(wǎng)頁文件保存在該文件系統(tǒng)中,。系統(tǒng)在運行時,，訪問預(yù)設(shè)的IP地址,，會將相關(guān)網(wǎng)頁文件傳輸?shù)竭h端控制電腦上,，并通過網(wǎng)頁中的超鏈接命令腳本將預(yù)設(shè)的控制信息傳送給PowerPC處理器，用以控制電路板上的LED燈亮滅,，或者讀取電路板上撥碼開關(guān)的狀態(tài)值并在服務(wù)器首頁上顯示,。
本設(shè)計中采用iperf網(wǎng)絡(luò)測試軟件對其性能進行測試。采用9 000字節(jié)巨幀可以實現(xiàn)高達490 Mbps的傳輸速率,。

結(jié)語
本文成功使用Virtex-5 FX70t芯片實現(xiàn)串行千兆以太網(wǎng)系統(tǒng),，并通過網(wǎng)頁服務(wù)程序?qū)ζ涔δ芗右则炞C。本系統(tǒng)在硬件電路設(shè)計階段具有I／O端口數(shù)目少,、便于PCB布線,，以及信號完整性容易保證等優(yōu)點。通過iperf網(wǎng)絡(luò)測試軟件對其傳輸速率進行測試,，其結(jié)果達到高速數(shù)據(jù)傳輸?shù)囊蟆?/p>