摘  要： 一種采用AD9739與FPGA相結(jié)合,、在FPGA上實(shí)現(xiàn)全數(shù)字QAM射頻調(diào)制的方法。闡述了柰奎斯特濾波器,、插值濾波器,、多相濾波器、多相數(shù)字頻率合成器的實(shí)現(xiàn)方法,，并采用多相濾波技術(shù)和OSERDES技術(shù)解決了射頻信號(hào)高采樣率問(wèn)題,。介紹了AD9739的接口設(shè)計(jì)，并給出調(diào)制器的射頻輸出信號(hào)的實(shí)測(cè)結(jié)果,，性能指標(biāo)符合國(guó)家制定的DVB_C標(biāo)準(zhǔn),。
關(guān)鍵詞： Nyquist濾波器；插值濾波,；多相濾波,；多相載波；OSERDES

    數(shù)字電視要求載波的頻率范圍為5 MHz～860 MHz,，但由于受到FPGA內(nèi)部資源運(yùn)算速度的限制,，一般只能實(shí)現(xiàn)中頻調(diào)制[1]。傳統(tǒng)的射頻調(diào)制[2]需要在中頻調(diào)制之后加上變頻器,，但這樣增加了設(shè)計(jì)的復(fù)雜度及成本,。本文采用多相濾波器、多相數(shù)字頻率合成器及OSERDES技術(shù),，在FPGA內(nèi)部通過(guò)對(duì)基帶信號(hào)進(jìn)行288倍插值運(yùn)算,，采用ADI 公司最新推出的AD9739,，實(shí)現(xiàn)了全數(shù)字QAM射頻調(diào)制。
1 系統(tǒng)構(gòu)架
    DVB-C的符號(hào)率一般為3 Mb/s～7 Mb/s,，該TS流先經(jīng)過(guò)信道編碼,，星圖映射后生成I、Q兩路,，經(jīng)過(guò)柰奎斯特濾波器,、一級(jí)半帶濾波、9倍CIC插值濾波生成中頻信號(hào),，其速率為108 Mb/s～252 Mb/s,。此時(shí)I、Q兩路數(shù)據(jù)分別經(jīng)過(guò)相同的多相濾波器,，生成8路數(shù)據(jù)流,。該8路數(shù)據(jù)流之間有連續(xù)的相位，DDS的輸出也分為8路,，每路同樣有連續(xù)的相位,，正弦信號(hào)的8路數(shù)據(jù)分別與I路的8路信號(hào)相乘，余弦信號(hào)的8路數(shù)據(jù)分別與Q路的8路信號(hào)相乘,，然后再分別相加,，生成的8路信號(hào)送給2路OSERDES，每路OSERDES采用4和1(DDR模式),，這樣產(chǎn)生2路信號(hào)再按一定順序傳輸給AD9739,。此時(shí)的DA的采樣率高達(dá)1 980 Mb/s，從而實(shí)現(xiàn)射頻調(diào)制,，全數(shù)字QAM射頻調(diào)制原理如圖1,。

2 射頻調(diào)制
2.1 柰奎斯特濾波器
    在現(xiàn)代無(wú)線通信中，由于基帶信號(hào)的頻譜范圍比較寬,，為了有效利用信道,，在信號(hào)傳出去之前，都要對(duì)信號(hào)進(jìn)行頻譜壓縮,，使其在消除碼間干擾和達(dá)到最佳檢測(cè)的前提下,，大大提高頻帶的利用率[3]。一般使用柰奎斯特濾波器完成這一變化,，參數(shù)如下：滾降系數(shù)為0.15,、W_P=0.5、W_c=0.575,、Ap=0.01 dB,、As=80 dB、95個(gè)抽頭系數(shù)。借助Matlab工具下Fdatool實(shí)現(xiàn)上述濾波器,，其頻率響應(yīng)如圖2,。濾波器采用Xilinx ISE內(nèi)部的IP核，輸入數(shù)據(jù)寬度為5 bit,，抽頭系數(shù)進(jìn)行14 bit量化，輸出數(shù)據(jù)寬為18 bit,，濾波器類(lèi)型選擇2倍內(nèi)插,。

2.2 半帶濾波
    要實(shí)現(xiàn)數(shù)字信號(hào)的升采樣，一般采用半帶濾波與CIC插值濾波聯(lián)合的方式,。為實(shí)現(xiàn)不同的升采樣可以使用不同的級(jí)聯(lián)方式,，常規(guī)的做法是2級(jí)半帶然后加CIC插值濾波，但這樣占用的資源比較多,，為此提出了一級(jí)半帶加9倍CIC插值的模式,。半帶濾波器的設(shè)計(jì)參數(shù)：W_P=0.25、Ws=0.75,、Ap=0.01 dB,、As=80 dB，對(duì)系數(shù)14 bit量化,，在FPGA中實(shí)現(xiàn)其頻響如圖3 所示,。

2.3 CIC插值濾波
    CIC插值濾波調(diào)用Xilinx ISE的IP核， 采用4級(jí)級(jí)聯(lián)積分梳妝濾波器,，進(jìn)行9倍插值,，其頻響如圖4所示。其帶外抑制比為50 dB,，之前已經(jīng)做了4倍插值,，所以CIC的通帶為(1/4×1/9=0.02778），其頻譜傾斜小于 DVB-C標(biāo)準(zhǔn)中允許的帶內(nèi)波動(dòng)小于0.4 dB,。因此不必進(jìn)行CIC濾波補(bǔ)償,。

2.4 多相濾波器[4]
    經(jīng)過(guò)CIC插值后的數(shù)據(jù)速率為108 Mb/s～252 Mb/s，如果直接進(jìn)行8倍插值,，需要的時(shí)鐘必須是數(shù)據(jù)速率的8倍,，而Virtex5系列的FPGA，DSP最高運(yùn)行到550 Mb/s,，無(wú)法直接實(shí)現(xiàn),，采用多相濾波器及OSERDES可巧妙地解決這一問(wèn)題。傳統(tǒng)的8倍插值濾波,，是將每2個(gè)原始數(shù)據(jù)中間插入7個(gè)0,，這樣數(shù)據(jù)的速率就變成原始數(shù)據(jù)的8倍，然后再進(jìn)行低通濾波?；谶@種算法,，將原始抽頭系數(shù)分成8組，每一組單獨(dú)成為一個(gè)子濾波器,，原始數(shù)據(jù)經(jīng)這8個(gè)子濾波器輸出,，生成的8路信號(hào)經(jīng)OSERDES并串轉(zhuǎn)化為原始數(shù)據(jù)速率的8倍，從而實(shí)現(xiàn)8倍插值,。由于多相濾波器算法的限制,，要進(jìn)行8倍插值，所需的抽頭系數(shù)必須是8的整數(shù)倍,，且之前已進(jìn)行了36倍插值,，為節(jié)省資源設(shè)計(jì)了24個(gè)抽頭系數(shù)的多相濾波器，其參數(shù)為：Wp=0.028,，Ws=0.22,，Ap=0.04 dB，As=60dB,，其頻譜特性如圖5,。

3 多相直接數(shù)字頻率合成器
    星圖映射之后的數(shù)據(jù)經(jīng)基帶成型、升采樣,、多相濾波器之后分成具有連續(xù)相位的8路數(shù)據(jù),，因此與之相乘的載波也應(yīng)有8路信號(hào)。這樣,，需要設(shè)計(jì)多相直接數(shù)字頻率合成器,，其原理與普通的DDS沒(méi)有太大的差異，不同之處就是根據(jù)頻率控制字生成8路具有特定相位差的信號(hào)作為ROM查找表的地址,，從而輸出8路具有相位連續(xù)的數(shù)字載波信號(hào),，其原理如圖6。

    在具體的工程應(yīng)用中,，地址位數(shù)為11 bit,，輸出信號(hào)為11 bit，為了抑制因相位量化造成的雜散[5],，將11 bit數(shù)據(jù)擴(kuò)展成18 bit,，其中低7位是用的隨機(jī)數(shù)，實(shí)際參加運(yùn)算的18 bit,，這樣既保證了精度,，又節(jié)省了資源。
4 輸出并串轉(zhuǎn)換器OSERDES[6]
    Virtex-5 OSERDES是專(zhuān)用的并串轉(zhuǎn)換器,，具有專(zhuān)門(mén)用來(lái)實(shí)現(xiàn)高速源同步接口的特定時(shí)鐘控制和邏輯資源,，使用CLK和CLKDIV兩個(gè)時(shí)鐘進(jìn)行數(shù)據(jù)速率轉(zhuǎn)換。CLK是高速串行時(shí)鐘，CLKDIV是分頻并行時(shí)鐘,，CLK和CLKDIV由PLL保證相位對(duì)齊,。圖7是OSERDES的結(jié)構(gòu)框圖。

    本設(shè)計(jì)中OSERDES采用DDR模式,，由于后端用到AD9739,，所以用到2個(gè)OSERDES。8路升采樣的數(shù)據(jù)與8路DDS乘加后生成的8路數(shù)據(jù)仍然保持著原有的相位關(guān)系,，前4路數(shù)據(jù)進(jìn)入第一個(gè)OSERDES,，后4路數(shù)據(jù)進(jìn)入第二個(gè)OSERDES。CLK頻率為495 MHz,，CLKDIV頻率為247.5 Hz，這樣每一個(gè)OSERDES輸出的串行數(shù)據(jù)速率為990 MHz,，然后這2路990 MHz的數(shù)據(jù)進(jìn)入AD9739,，其內(nèi)部再進(jìn)行一次并串轉(zhuǎn)化生成1 980 MHz的數(shù)據(jù)。
5 FPGA與AD9739的接口設(shè)計(jì)及系統(tǒng)硬件測(cè)試
    AD9739[7]是ADI 公司推出的一款高性能,、高頻率,、14位DAC，取樣速率高達(dá)2500 MS/s,，寬帶信號(hào)高達(dá)1 GHz,，AD9739包括SPI接口，雙端LVDS接口,。針對(duì)這種高帶寬的數(shù)據(jù)接口,，設(shè)計(jì)了如圖8所示的FPGA與DAC的數(shù)據(jù)接口。

    AD9739包括2個(gè)14 bit復(fù)用低壓差分信號(hào)(LVDS)輸入端口,，該器件接受1/4 DAC刷新速率的時(shí)鐘,，在時(shí)鐘上升沿和下降沿均觸發(fā)轉(zhuǎn)換。輸入數(shù)據(jù)速率為1/2時(shí)鐘速率,。本設(shè)計(jì)中時(shí)鐘信號(hào)DACLKP/DACLKN為1.98 GHz,，由ADF4350時(shí)鐘芯片提供，其中DCOP/DCON輸出作為FPGA的系統(tǒng)時(shí)鐘,，其頻率為495 MHz,。為保證FPGA生成的數(shù)據(jù)傳輸?shù)紸D9739接口端與DCIP/DCIN時(shí)鐘相位對(duì)齊， DCIP/DCIN時(shí)鐘產(chǎn)生方式同數(shù)據(jù)產(chǎn)生的方式相同,，均由OSERDES產(chǎn)生,。

    系統(tǒng)硬件測(cè)試在XC5VSX35T上進(jìn)行，測(cè)試結(jié)果表明,，在載波為860 MHz時(shí),，符號(hào)率為6.875 MS/s，MER值為39.7，糾錯(cuò)后誤碼率為1.0E-9,。符合國(guó)家制定的DVB_C標(biāo)準(zhǔn),。
    本文詳細(xì)介紹了各種濾波器設(shè)計(jì)方法，應(yīng)用Virtex5系列高性能DSP模塊,、OSERDES模塊,、多相濾波技術(shù)解決了在FPGA內(nèi)部實(shí)現(xiàn)高升采樣問(wèn)題；采用高達(dá)2.5 GS/s數(shù)據(jù)分辨率的AD9739,，實(shí)現(xiàn)了QAM調(diào)制5 MHz～860 MHz內(nèi)任意頻率的輸出,。與傳統(tǒng)的射頻調(diào)制相比，免去對(duì)片外混頻器和低通濾波器的需求,，具有更佳的性能,、更低的成本和更好的靈活性，可廣泛用于電纜調(diào)制解調(diào)器系統(tǒng),。其中利用的多相濾波器技術(shù),、多相數(shù)字頻率合成器技術(shù)、OSERDES技術(shù)對(duì)于實(shí)現(xiàn)數(shù)字信號(hào)高升采樣具有一定的指導(dǎo)意義,。
參考文獻(xiàn)
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