隨著紙幣防偽技術(shù)和假幣制造技術(shù)的日益發(fā)展,，原有的鑒偽手段越來(lái)越不能滿足市場(chǎng)需求。國(guó)家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局和國(guó)家標(biāo)準(zhǔn)化管理委員會(huì)于2011年5月批準(zhǔn)代號(hào)為GB16999-2010的新《人民幣鑒別儀通用技術(shù)條件》,，明確提出將圖像分析鑒別技術(shù)列入點(diǎn)驗(yàn)鈔機(jī)鑒別技術(shù),，新一代的點(diǎn)驗(yàn)鈔機(jī)必須配備可靠的圖像分析鑒別裝置。

    采集和處理是識(shí)別紙幣圖像的兩個(gè)關(guān)鍵步驟,。采集可以用CPLD,、CPLD+SRAM、FPGA解決方案,，處理可以采用ARM或者DSP,。要達(dá)到實(shí)時(shí)高速的人民幣圖像鑒別能力，快速穩(wěn)定的軟件算法和高性能可靠的處理平臺(tái)是必要的,。
    本文在實(shí)際項(xiàng)目的支撐下,，提出并實(shí)現(xiàn)了一種高速采集,、實(shí)時(shí)處理的人民幣圖像鑒別系統(tǒng)平臺(tái),。經(jīng)實(shí)際測(cè)試驗(yàn)證，本系統(tǒng)在1 000張/min的采集和處理速度時(shí)能夠穩(wěn)定地工作,；可以檢測(cè)正反,、朝向,、面額、版別,、冠字符,、真?zhèn)蔚燃垘盘卣餍畔ⅲ軌蚪o出偽幣的出錯(cuò)特征,，并保存圖像到上位機(jī),；整個(gè)系統(tǒng)可以作為一個(gè)完備的、符合GB16999-2010要求的紙幣圖像特征檢測(cè)模塊,，可方便地以子系統(tǒng)形式整合到機(jī)具中,，具有很好的應(yīng)用前景、良好的可升級(jí)性和魯棒性,。
1 技術(shù)背景與系統(tǒng)總體結(jié)構(gòu)
    目前,，有一些紙幣鑒別儀使用了紙幣圖像的特征進(jìn)行偽幣鑒別?；贑PLD和ARM平臺(tái)的方法[1]主要缺點(diǎn)在于CPLD的片上存儲(chǔ)資源很少,，導(dǎo)致特征的細(xì)節(jié)采集不夠,；同時(shí)ARM屬于通用處理控制平臺(tái)，數(shù)據(jù)處理能力有限,，不適于CIS升級(jí)后帶來(lái)的大量數(shù)據(jù)處理的要求,。采用CPLD+SRAM+DSP的方法[2-3]解決了上述問(wèn)題，但是SRAM和CPLD之間要使用外部引線,，高速采集時(shí)可能有信號(hào)完整性,、電磁兼容等問(wèn)題，并且CPLD的非時(shí)序應(yīng)用特征不適合控制用,。而使用DSP作為控制,、CPLD只作為純邏輯接口[4]，可以用在傳送帶速度為2 m/s的寬度識(shí)別儀中,，但是作為過(guò)鈔速度很快的鑒別儀的圖像識(shí)別模組則不合適,。使用基于FPGA的圖像采集方法[5-6]對(duì)于采集流程的控制和乒乓存儲(chǔ)的實(shí)現(xiàn)都比較容易，適合于大數(shù)據(jù)量的圖像采集,，并且輸出格式易于高度自定義,，可以傳到上位機(jī)處理，也能送到嵌入式處理單元,。而DSP是通用的數(shù)據(jù)處理芯片,，并且集成了許多現(xiàn)成的模塊，對(duì)實(shí)時(shí)算法處理的支持性較好[7],。
    本系統(tǒng)使用接觸式圖像傳感器CIS（Contact Image Sensor）作為紙幣圖像傳感器,，使用CIS自帶光源和外部光源作為紙幣的照明光源，用高速ADC將紙幣圖像數(shù)字化,；FPGA控制CIS,、ADC和照明光源的工作狀態(tài)，對(duì)紙幣圖像數(shù)據(jù)進(jìn)行數(shù)字采樣,、整理,、傾斜檢測(cè)和視頻制式化。DSP接收FPGA的輸出視頻,，采用已驗(yàn)證的軟件算法檢測(cè)出紙幣特征,，然后通過(guò)串行接口RS-232發(fā)送紙幣檢測(cè)結(jié)果到鑒別儀主控模塊。在調(diào)試模式下,，DSP通過(guò)JTAG接口與PC通信,，把采集到的紙幣圖像保存到上位機(jī)。系統(tǒng)的硬件組成如圖1所示,。

2 系統(tǒng)設(shè)計(jì)
2.1 數(shù)據(jù)吞吐量
    本文采用的算法可以對(duì)每英尺的像素個(gè)數(shù)(100 dpi)的紙幣圖像進(jìn)行良好的檢測(cè),，所以采集的紙幣橫向和縱向分辨率均要≥100 dpi。100元紙幣大小為156 mm×77 mm,，以采集100 dpi的圖像為例,，紙幣所占像素個(gè)數(shù)為614 pixel×300 pixel,。考慮到紙幣上下和左右的偏移量,，設(shè)置采集的紙幣圖像大小為720×425,。檢測(cè)紙幣需要4幅圖像,，則完成一次檢測(cè)需要的數(shù)據(jù)量為9.8 Mb,。
    人民幣鑒別儀的過(guò)鈔速度可達(dá)1 000張/min(即每秒要完成17張紙幣的檢測(cè)工作)，則系統(tǒng)有效數(shù)據(jù)吞吐量為163.2 Mb/s,。
2.2 圖像采集與發(fā)送的設(shè)計(jì)
    CIS采集的頻率由FPGA來(lái)控制,，最簡(jiǎn)單的方法是FPGA控制CIS以一定常數(shù)的頻率采集圖像，但是由于鑒別儀碼盤(pán)的機(jī)械轉(zhuǎn)動(dòng)速度會(huì)在一定的范圍內(nèi)變化,，這種方法會(huì)導(dǎo)致采集窗口的偏移和紙幣圖像的縱向分辨率的不一致,，為后續(xù)的圖像處理工作帶來(lái)困難。因此,，本系統(tǒng)中,，F(xiàn)PGA通過(guò)監(jiān)視機(jī)具的轉(zhuǎn)速來(lái)動(dòng)態(tài)調(diào)節(jié)CIS的采集頻率。
    采集和處理模塊分開(kāi),，數(shù)據(jù)傳輸采用通用微型堅(jiān)固接口來(lái)保證信號(hào)的完整性,。DSP內(nèi)部擁有視頻處理子系統(tǒng)VPSS(Video Processing Subsystem)，VPSS提供一個(gè)視頻處理前端VPFE(Video Processing Front End)與圖像傳感器,、視頻解碼器等連接,、而視頻處理后端VPBE(Video Processing Back End)與顯示設(shè)備連接。VPFE使用硬件實(shí)現(xiàn)圖像接收,，以確保設(shè)計(jì)中更專注于算法層面的問(wèn)題和傳輸?shù)目焖僬_實(shí)現(xiàn),。VPFE支持16 bit的視頻輸入，從而不必頻繁地占用數(shù)據(jù)總線,，加快算法的檢測(cè)速度,。
    以碼盤(pán)額定周期為110 ?滋s為例，設(shè)CIS采集的周期是該周期的一半,，一幅圖像的橫向像素個(gè)數(shù)為720個(gè),，則每個(gè)像素的讀出時(shí)間為76.4 ns。CIS在輸出像素前通常需要一段時(shí)間來(lái)完成信號(hào)處理,，會(huì)占一行有效像素輸出時(shí)間的20%,，則每個(gè)像素的讀出時(shí)間約為63.6 ns。所以CIS的工作時(shí)鐘頻率至少為20 MHz,。要在一個(gè)采集周期內(nèi)將兩面的圖像全部發(fā)送完畢,，發(fā)送模塊的數(shù)據(jù)時(shí)鐘頻率應(yīng)是CIS工作時(shí)鐘的兩倍，再加上行,、場(chǎng)同步信號(hào),，則時(shí)鐘頻率還應(yīng)該再適當(dāng)高一些,，可以采用50 MHz。
    數(shù)據(jù)采集和發(fā)送要保證實(shí)時(shí)性,，這可能會(huì)發(fā)生讀寫(xiě)沖突的情況,。兩面圖像采用兩路CIS，設(shè)定每路CIS輸出為20 MHz等效頻率的數(shù)據(jù),，量化為8 bit位寬的數(shù)字信號(hào),；FPGA輸出一路50 MHz、16 bit的圖像,。若串行處理,，則采集和發(fā)送的時(shí)間比為5：2，考慮到輸出幀同步,、行同步等指示信號(hào),，則在預(yù)留的發(fā)送時(shí)間大于實(shí)際采集時(shí)間的1/2的情況下，讀寫(xiě)沖突不會(huì)發(fā)生,。若使用乒乓操作,，則不需要考慮以上問(wèn)題。為保證今后的穩(wěn)定性,，系統(tǒng)最終采用乒乓操作解決采集和發(fā)送的時(shí)間沖突,。
    為了減少電路板體積、節(jié)省資源,，使用FPGA內(nèi)部SRAM進(jìn)行數(shù)據(jù)緩存,。為保證數(shù)據(jù)傳輸?shù)膶?shí)時(shí)性，每接收一行數(shù)據(jù)后,，就將其發(fā)送給DSP,。一行圖像大小為11.52 Kbit，在乒乓操作時(shí),，緩存的數(shù)據(jù)量也不會(huì)超過(guò)240 Kbit的內(nèi)部SRAM,。
2.3 圖像接收與處理的協(xié)調(diào)機(jī)制
    按照1 000張/min的檢測(cè)要求，每張紙幣的過(guò)鈔時(shí)間平均為60 ms,。采用流水線的方式進(jìn)行圖像的接收和處理,。當(dāng)一張紙幣進(jìn)入過(guò)鈔通道時(shí)，開(kāi)始進(jìn)行采集,，每采集一行,，就將該行發(fā)送給DSP。如果FPGA檢測(cè)到圖像的信息已經(jīng)足夠DSP進(jìn)行圖像處理,，則FPGA會(huì)給出一個(gè)數(shù)據(jù)無(wú)效的標(biāo)志,，DSP轉(zhuǎn)入圖像處理階段。得到紙幣的檢測(cè)結(jié)果后,，DSP將結(jié)果發(fā)送至鑒別儀的主控模塊,。
    如圖2所示,，定義圖像的鑒別周期包括圖像的接收、處理,、發(fā)送和顯示,，一般情況下這4個(gè)步驟在一個(gè)鑒別周期中即可全部完成。但是采集模塊捕獲的圖像可多可少,，比如在“圖像鑒別周期#1”中,，采集模塊輸出的圖像就大于預(yù)計(jì)的圖像尺寸，需要更長(zhǎng)的時(shí)間來(lái)接收,，從而使處理的時(shí)間變長(zhǎng),，可能出現(xiàn)當(dāng)下一幀圖像已到達(dá),、而當(dāng)前幀圖像還沒(méi)有處理完的情況,。由于采用流水線機(jī)制，構(gòu)建圖像處理緩沖區(qū),，只要在此時(shí)間窗口中,，都可保證在圖像接收的過(guò)程中處理有序進(jìn)行。為了更進(jìn)一步地預(yù)防接收和處理的沖突,，定義接收為第一優(yōu)先級(jí),，圖像處理和結(jié)果發(fā)送為第二優(yōu)先級(jí)，圖像顯示為最低優(yōu)先級(jí),。

    正常工作測(cè)試下,，系統(tǒng)把處理得到的人民幣信息按照預(yù)定義格式發(fā)送到后端主控模塊。測(cè)試數(shù)據(jù)通過(guò)串口線實(shí)時(shí)上傳到主機(jī),，主機(jī)中使用自己編寫(xiě)的串口數(shù)據(jù)記錄程序來(lái)接收人民幣信息,。基于此平臺(tái),，可通過(guò)4種鑒偽技術(shù)（紅外圖像鑒偽,、水印頭像鑒偽、冠字符鑒偽,、多光譜鑒偽）和3種檢測(cè)能力（面額檢測(cè),、版別檢測(cè)、冠字符檢測(cè)）實(shí)現(xiàn)對(duì)人民幣的識(shí)別,，所需時(shí)間約為14 ms,。全部識(shí)別功能開(kāi)啟時(shí)，每分鐘可采集圖像1 000張,。測(cè)試700張真幣時(shí)的誤檢率為0%,，測(cè)試普通假幣141張，漏檢1張,，普通假幣漏檢率為0.71%,。變?cè)鞄?26張,，漏檢6張，變?cè)鞄怕z率為4.76%,。漏檢率較高的原因是變?cè)鞄抛R(shí)別難度大,，這方面的性能提高需要從軟件算法上來(lái)實(shí)現(xiàn)。
    本文設(shè)計(jì)的處理平臺(tái)采用高品質(zhì)接觸式圖像傳感器,、低成本采集芯片和高性能處理芯片構(gòu)成,，系統(tǒng)配置滿足圖像識(shí)別的硬件要求，包含了方便的調(diào)試環(huán)境,，能夠穩(wěn)定可靠地工作,。今后的研究重點(diǎn)是處理算法的一致性和精準(zhǔn)性。升級(jí)該平臺(tái)僅需更換相應(yīng)模塊,，擁有良好的應(yīng)用前景,。
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