摘 要： title="雷達(dá)回波發(fā)生器">雷達(dá)回波發(fā)生器利用現(xiàn)代仿真技術(shù)生成蘊(yùn)含雷達(dá)目標(biāo)和環(huán)境信息的模擬雷達(dá)信號(hào),，用來(lái)對(duì)雷達(dá)系統(tǒng)進(jìn)行性能測(cè)試和評(píng)估,。根據(jù)通用性,、靈活性要求，提出了一種基于DSP+FPGA的雷達(dá)回波發(fā)生器的設(shè)計(jì)方法,；簡(jiǎn)要介紹了設(shè)計(jì)思想,，詳細(xì)闡述了系統(tǒng)的硬件組成和軟件設(shè)計(jì)，并給出了測(cè)試結(jié)果并總結(jié)了該雷達(dá)回波發(fā)生器的一些優(yōu)點(diǎn),。
關(guān)鍵詞： 雷達(dá)回波發(fā)生器,；FPGA；DSP,；多體制
在研制各種實(shí)用雷達(dá)的過(guò)程中,，需要通過(guò)多次實(shí)驗(yàn)來(lái)檢驗(yàn)雷達(dá)對(duì)目標(biāo)回波信號(hào)的分析處理能力。由于開(kāi)發(fā)環(huán)境和實(shí)驗(yàn)條件的限制,雷達(dá)系統(tǒng)中各部件及整個(gè)系統(tǒng)的測(cè)試非常困難,受天氣狀況等因素的影響,其性能及指標(biāo)測(cè)試難以在完全真實(shí)的環(huán)境中進(jìn)行,。因此,，通過(guò)數(shù)字模擬的方法真實(shí)地模擬雷達(dá)回波信號(hào)很有意義。雷達(dá)回波發(fā)生器是數(shù)字仿真技術(shù)和雷達(dá)技術(shù)相結(jié)合的產(chǎn)物,，它通過(guò)仿真模擬的方法產(chǎn)生目標(biāo)和環(huán)境信息的回波信號(hào),。利用這種回波信號(hào)對(duì)雷達(dá)信號(hào)處理機(jī)進(jìn)行調(diào)試、分析和評(píng)估,，已成為現(xiàn)代雷達(dá)信號(hào)處理機(jī)研制和生產(chǎn)的重要手段,。
采用DSP和FPGA/CPLD相結(jié)合的系統(tǒng)結(jié)構(gòu)綜合了兩者在系統(tǒng)控制和實(shí)時(shí)數(shù)字信號(hào)處理方面的優(yōu)勢(shì),，結(jié)構(gòu)靈活,、實(shí)現(xiàn)性強(qiáng)[1]。本文提出了一種以FPGA為核心,，DSP實(shí)時(shí)控制,，外加PROM、Flash,、CPLD以及D/A等外圍電路構(gòu)成的雷達(dá)中頻回波信號(hào)發(fā)生器的設(shè)計(jì)方法,，可以通過(guò)在線編程在相同的硬件平臺(tái)上實(shí)現(xiàn)不同體制、多目標(biāo)的雷達(dá)回波,。
1 雷達(dá)回波發(fā)生器方案設(shè)計(jì)
1.1 系統(tǒng)性能要求
本雷達(dá)回波發(fā)生器是為了對(duì)雷達(dá)信號(hào)處理機(jī)進(jìn)行測(cè)試,、評(píng)估以及新的信號(hào)處理算法而開(kāi)發(fā)研制的，因而在設(shè)計(jì)上要滿足通用性要求,，能模擬產(chǎn)生不同體制雷達(dá)的回波信號(hào)[2],。通用性設(shè)計(jì)要求硬件外圍接口電路盡可能簡(jiǎn)單，對(duì)各種電平規(guī)范具有兼容性,；所選器件適應(yīng)性強(qiáng),，通過(guò)重配置可編程邏輯電路即可產(chǎn)生不同帶寬、不同時(shí)寬的雷達(dá)信號(hào)而不用修改硬件設(shè)計(jì)[3-4],。同時(shí),，為了真實(shí)地反映雷達(dá)目標(biāo)的復(fù)雜環(huán)境,，要求雷達(dá)回波發(fā)生器能加入噪聲和干擾，從而能夠?qū)π盘?hào)處理機(jī)進(jìn)行全面的評(píng)估和檢測(cè),。
本雷達(dá)回波發(fā)生器要求能選擇產(chǎn)生單脈沖跟蹤,、DBF、SAR 3種體制雷達(dá)的最多3個(gè)目標(biāo)的回波信號(hào),，雷達(dá)波形為簡(jiǎn)單脈沖,、線性調(diào)頻信號(hào)、相位編碼信號(hào)可選,。主要技術(shù)指標(biāo)如下：
(1)中頻載頻頻率：30 MHz,；
(2)系統(tǒng)基準(zhǔn)時(shí)鐘：10 MHz；
(3)波形存儲(chǔ)深度為10 K,，信號(hào)采樣率100 MHz,；
(4)幅度分辨率為12 bit；
(5)頻率范圍為0.37 Hz～25 MHz,，頻率分辨率為0.37 Hz,；
(6)輸出模擬信號(hào)幅度范圍為±2.5 V；
(7)DBF體制時(shí)天線陣元數(shù)為16個(gè),。
1.2 系統(tǒng)實(shí)現(xiàn)方案
雷達(dá)回波發(fā)生器的實(shí)現(xiàn)有以下3種方法：全硬件實(shí)現(xiàn),、微機(jī)+D/A插卡實(shí)現(xiàn)以及微機(jī)+模擬器DSP組合實(shí)現(xiàn)。由于全硬件實(shí)現(xiàn)時(shí)硬件設(shè)計(jì)過(guò)于復(fù)雜,、靈活性差,、微機(jī)+D/A插卡方法受D/A數(shù)據(jù)傳輸率的限制，所以目前雷達(dá)回波發(fā)生器的設(shè)計(jì)中,，多采用微機(jī)+模擬器DSP組合方法,。該方法靈活性好、數(shù)據(jù)量適中,、易擴(kuò)充,、滿足通用性要求[5]。
通過(guò)對(duì)幾種回波發(fā)生器實(shí)現(xiàn)方法的比較,，結(jié)合本雷達(dá)回波發(fā)生器要實(shí)現(xiàn)的功能以及靈活性,、通用性的設(shè)計(jì)思想，本文提出了一種新的雷達(dá)中頻回波發(fā)生器的設(shè)計(jì)與實(shí)現(xiàn)方法,。該方法嚴(yán)格說(shuō)仍屬于微機(jī)+模擬器DSP組合方法,，但采用了微機(jī)+FPGA+DSP+D/A的組合，如圖1所示,。
與傳統(tǒng)的雷達(dá)回波發(fā)生器實(shí)現(xiàn)方法相比,，采用該結(jié)構(gòu)具有以下優(yōu)點(diǎn)：
(1)PC機(jī)不必實(shí)時(shí)為回波發(fā)生器提供數(shù)據(jù)，只是在雷達(dá)參數(shù)改變時(shí),，PC機(jī)才給存儲(chǔ)器輸入新的波形和參數(shù)數(shù)據(jù),。這樣便能采用更為逼真的雷達(dá)回波數(shù)學(xué)模型,，并能對(duì)這些模型完成更為復(fù)雜和精確的處理工作，提高模擬信號(hào)環(huán)境的逼真性,；
(2)硬件實(shí)現(xiàn)簡(jiǎn)單,，只要改變底層軟件而不用更改硬件電路就可以適應(yīng)不同體制的雷達(dá)，因而這種方法具有較好的靈活性和通用性,；
(3)對(duì)外具有豐富的接口,，既可以當(dāng)作一塊獨(dú)立的板卡使用，也可以在CPCI機(jī)箱上作為標(biāo)準(zhǔn)板卡使用,；
(4)利用其豐富的底層軟件庫(kù),，可以提供良好的二次開(kāi)發(fā)空間。
2 系統(tǒng)硬件設(shè)計(jì)
雷達(dá)回波發(fā)生器在硬件實(shí)現(xiàn)時(shí),，F(xiàn)PGA選用Xilinx公司Virtex-4系列的XC4VSX55芯片,， DSP選用TI公司的TMS320C6416芯片，數(shù)模轉(zhuǎn)換器和放大器分別選用ADI公司的AD9765和AD8044,，時(shí)鐘選用ADI公司的超低抖動(dòng)時(shí)鐘ICAD9510,，時(shí)鐘配置電路選用Altera公司MAX7000S/AE系列的EPM7128S。SX55是Xilinx公司的一款高性能數(shù)字信號(hào)處理FPGA,，具有強(qiáng)大的數(shù)據(jù)處理能力,。主要硬件資源為49 152個(gè)SLICE(含一個(gè)觸發(fā)器及一個(gè)四輸入查找表)，320個(gè)BLOCK RAM(每塊18 KB),，512個(gè)18×18 bit乘法器,，8個(gè)DCM，32條全局時(shí)鐘連線,，640個(gè)可用I/O,。TMS320C6416是TI公司的一款高性能定點(diǎn)數(shù)字信號(hào)處理器,，最高工作時(shí)鐘600 MHz,，可達(dá)4 800 MIPS。主要硬件資源有128 KB L1P cache,，128 KB L1D cache,，8 MB L2 cache。兩個(gè)外部存儲(chǔ)器接口（EMIF）,，EMIFA為64 bit,，EMIFB為16 bit，共1 280 MB外部地址,。64個(gè)EDMA,，32 bit或16 bit HPI接口，PIC接口,。雷達(dá)回波發(fā)生器的硬件結(jié)構(gòu)如圖2所示,。
系統(tǒng)的工作流程是：
(1)雷達(dá)波形數(shù)據(jù)的計(jì)算產(chǎn)生,。通用計(jì)算機(jī)根據(jù)輸入的雷達(dá)參數(shù)計(jì)算得到雷達(dá)基帶信號(hào)波形數(shù)據(jù)，以備通過(guò)RS-232串行接口傳輸給大容量波形存儲(chǔ)器存儲(chǔ),。
(2)數(shù)據(jù)傳輸,。FPGA通過(guò)電平轉(zhuǎn)換芯片與串口相連，將經(jīng)RS-232串行接口送來(lái)的通用計(jì)算機(jī)產(chǎn)生的雷達(dá)基帶信號(hào)數(shù)據(jù)以及雷達(dá)目標(biāo),、噪聲有關(guān)參數(shù)接收并存儲(chǔ)在其內(nèi)部設(shè)計(jì)的存儲(chǔ)器中,。
(3)實(shí)時(shí)信號(hào)處理。FPGA對(duì)存儲(chǔ)數(shù)據(jù)進(jìn)行延時(shí),、多普勒調(diào)制,、幅度控制、中頻調(diào)制以及噪聲加載等信號(hào)處理,，得到雷達(dá)回波的數(shù)字信號(hào),。當(dāng)雷達(dá)參數(shù)或目標(biāo)屬性、噪聲參數(shù)改變時(shí),，DSP更新存儲(chǔ)器中存儲(chǔ)的數(shù)據(jù),。
(4)數(shù)模轉(zhuǎn)換放大輸出。將處理得到的回波數(shù)字信號(hào)經(jīng)數(shù)模轉(zhuǎn)換,、放大后得到雷達(dá)回波的模擬信號(hào)輸出,。
DSP以其豐富的I/O資源實(shí)現(xiàn)系統(tǒng)的通信、控制,、地址產(chǎn)生功能,。FPGA與DSP通過(guò)EMIF連接實(shí)現(xiàn)FPGA與DSP之間數(shù)據(jù)交換；FPGA產(chǎn)生的數(shù)據(jù)送給DA芯片轉(zhuǎn)換成模擬信號(hào)后,，經(jīng)放大器進(jìn)行兩級(jí)放大輸出,。外部時(shí)鐘和板載晶振時(shí)鐘經(jīng)跳線選擇后送給時(shí)鐘管理芯片，再送給FPGA,。外觸發(fā)經(jīng)CPLD與FPGA相連,。CPLD與時(shí)鐘管理芯片相連，可通過(guò)編程CPLD配置時(shí)鐘管理芯片,。
3 FPGA內(nèi)部邏輯電路設(shè)計(jì)
FPGA是系統(tǒng)的核心,，實(shí)現(xiàn)信號(hào)的延時(shí)、多普勒調(diào)制,、中頻調(diào)制以及噪聲加載等運(yùn)算任務(wù),。主要功能如下：
(1)數(shù)據(jù)接收存儲(chǔ)管理。FPGA接收從通用計(jì)算機(jī)經(jīng)RS-232串行接口送來(lái)的波形數(shù)據(jù),，分別存儲(chǔ)在其內(nèi)部的3個(gè)雙口RAM中,。該RAM的容量為10 240×32 bit，受DSP和FPGA內(nèi)部邏輯控制，系統(tǒng)時(shí)鐘工作10 MHz時(shí)可存儲(chǔ)最大102.4 μs 16 bit正交基帶信號(hào),。雙口RAM是利用FPGA的內(nèi)嵌塊存儲(chǔ)器配置的,。內(nèi)嵌塊存儲(chǔ)器是硬件存儲(chǔ)器，不占有任何邏輯資源,，利用這些資源可以生成深度,、位寬可配置的存儲(chǔ)邏輯[6]。
(2)延時(shí)計(jì)算,。3個(gè)雙口RAM中的數(shù)據(jù)在延遲單元的控制下,，在不同的延遲時(shí)刻輸出。具體的延遲時(shí)鐘周期由設(shè)定的目標(biāo)距離確定,，相互關(guān)系為延時(shí)τ=2H/c,，H為目標(biāo)距離，c為光速,。
(3)多普勒調(diào)制以及中頻調(diào)制,。目標(biāo)速度信息在硬件實(shí)現(xiàn)時(shí)，由DDS[7]產(chǎn)生頻率為fd的連續(xù)正弦和余弦信號(hào)作為復(fù)信號(hào)與復(fù)基帶信號(hào)相乘,，fd=2ν/λ,，ν為目標(biāo)與雷達(dá)相對(duì)速度，λ為雷達(dá)波長(zhǎng),。DDS模塊相位增量28 bit,，頻率分辨率為fclk/228，幅度量化16 bit,。調(diào)制中頻載波輸出時(shí),，由DDS產(chǎn)生中頻fc的連續(xù)正弦和余弦信號(hào)作為復(fù)信號(hào)與復(fù)基帶信號(hào)相乘。
(4)噪聲產(chǎn)生及加載,。噪聲的產(chǎn)生應(yīng)用概率論知識(shí),，大量獨(dú)立同分布隨機(jī)變量之和近似服從高斯分布[8]。這里用30個(gè)均勻分布隨機(jī)序列相加來(lái)產(chǎn)生高斯分布隨機(jī)序列,。均勻分布隨機(jī)序列采用反饋移位寄存器結(jié)構(gòu),，移位寄存器寬度19 bit，隨機(jī)序列循環(huán)周期219-1,。
針對(duì)以上功能,，F(xiàn)PGA內(nèi)部邏輯設(shè)計(jì)主要包括基帶信號(hào)產(chǎn)生、載波調(diào)制,、噪聲產(chǎn)生及加載、串口通信及參數(shù)設(shè)置4個(gè)頂層模塊,，如圖3所示,。基帶信號(hào)產(chǎn)生模塊主要完成對(duì)存儲(chǔ)基帶信號(hào)的延遲，頻率調(diào)制,，幅度控制及信號(hào)合成功能,。載波調(diào)制模塊對(duì)同一基帶信號(hào)采用相同載波和16路不同的相位進(jìn)行上變頻。噪聲產(chǎn)生及加載模塊產(chǎn)生高斯分布隨機(jī)噪聲,，并與目標(biāo)中頻信號(hào)相加送給DA輸出,。串口通信及參數(shù)設(shè)置模塊完成DA板與控制界面通信并控制信號(hào)源運(yùn)行參數(shù)。
4 系統(tǒng)測(cè)試結(jié)果
利用示波器,、頻譜儀等可以對(duì)信號(hào)發(fā)生器產(chǎn)生的各種體制雷達(dá)的典型信號(hào)進(jìn)行測(cè)試實(shí)驗(yàn),。雷達(dá)各個(gè)參數(shù)以及目標(biāo)屬性設(shè)定如下：雷達(dá)體制為單脈沖跟蹤，雷達(dá)工作頻率10 GHz,，信號(hào)形式為線性調(diào)頻,，時(shí)寬10 μs，帶寬10 MHz,，脈沖重復(fù)頻率2 kHz,；目標(biāo)1屬性：距離23 km，速度80 m/s,，幅度20 dbmw,；目標(biāo)2屬性：距離20 km，速度50 m/s,，幅度18 dbmw,；目標(biāo)3屬性：距離15 km，速度30 m/s,，幅度16 dbmw,。用示波器對(duì)信號(hào)發(fā)生器輸出的基帶信號(hào)進(jìn)行測(cè)試，結(jié)果如圖4所示,。從圖中可以明顯看出,，信號(hào)的重復(fù)間隔時(shí)間為500 μs，與設(shè)定的脈沖重復(fù)頻率一致,，且目標(biāo)間的距離以及幅度也與設(shè)定值一致,。圖5為圖4的時(shí)域局部展開(kāi)圖。
將雷達(dá)信號(hào)形式改為13位巴克碼相位編碼信號(hào),，其他參數(shù)不變,，測(cè)試的結(jié)果如圖6所示。
本文提出的雷達(dá)回波發(fā)生器可以根據(jù)給定的雷達(dá)參數(shù)和目標(biāo)屬性,，實(shí)時(shí)產(chǎn)生DBF,、SAR和單脈沖跟蹤3種雷達(dá)體制的多種雷達(dá)信號(hào)的回波，還可以加入高斯噪聲,，對(duì)雷達(dá)目標(biāo)環(huán)境的模擬具有一定的真實(shí)性,。其采用DSP+FPGA+D/A的結(jié)構(gòu),，對(duì)外具有豐富的接口，既可以當(dāng)作一塊獨(dú)立的板卡使用,，也可以在CPCI機(jī)箱上作為標(biāo)準(zhǔn)板卡使用,，滿足了通用性和靈活性的要求。由于使用了DSP和FPGA,，加上豐富的底層軟件庫(kù),，可以提供良好的二次開(kāi)發(fā)空間。
參考文獻(xiàn)
[1] 張明友.數(shù)字陣列雷達(dá)和軟件化雷達(dá)[M]．北京：電子工業(yè)出版社,，2008,，2.
[2] 孫實(shí)澤，杜春鵬．多體制雷達(dá)視頻模擬器設(shè)計(jì)及實(shí)現(xiàn)[J]．現(xiàn)代電子技術(shù),，2008,，7：41-43.
[3] 向道樸，黎向陽(yáng),，孟憲海．一種通用雷達(dá)回波模擬器的設(shè)計(jì)與實(shí)現(xiàn)[J]．現(xiàn)代雷達(dá),，2007，10：84-86.
[4] 陳波,，黎向陽(yáng)．基于FPGA的直接數(shù)字波形合成寬帶信號(hào)源的設(shè)計(jì)與實(shí)現(xiàn)[C].中國(guó)合成孔徑雷達(dá)會(huì)議論文集．南京,，2005.
[5] 胡小川．機(jī)載相控陣?yán)走_(dá)模擬器系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)研究[D]．電子科技大學(xué)，2003.
[6] 田耘,，徐文波．Xilinx FPGA開(kāi)發(fā)實(shí)用教程[M]．北京：清華大學(xué)出版社,，2008，11.
[7] 姜田華．實(shí)現(xiàn)直接數(shù)字頻率合成器的三種技術(shù)方案[J]．電子技術(shù)應(yīng)用,，2004,，3：33-35.
[8] 楊萬(wàn)海．雷達(dá)系統(tǒng)建模與仿真[M]．西安：西安電子科技大學(xué)出版社，2007,，1