摘 要： 隨著芯片集成度的提高及封裝技術(shù)的發(fā)展,，系統(tǒng)設(shè)計(jì)與調(diào)試變得越來(lái)越困難,，基于Quartus II軟件自帶的第二代系統(tǒng)級(jí)調(diào)試工具SignalTap II,，采用EP4CE15F17C8的FPGA開發(fā)板為實(shí)驗(yàn)平臺(tái)，以AD9280為核心進(jìn)行數(shù)據(jù)采集系統(tǒng)的設(shè)計(jì)和調(diào)試,。結(jié)果表明,，采用SignalTap II可以有效地提高系統(tǒng)設(shè)計(jì)效率，增強(qiáng)對(duì)系統(tǒng)內(nèi)部數(shù)據(jù)變化的監(jiān)測(cè),，為復(fù)雜的數(shù)字系統(tǒng)設(shè)計(jì)調(diào)試提供了一種高效,、便捷的方法。
關(guān)鍵詞： FPGA,； 嵌入式邏輯分析儀,； SignalTap II； 數(shù)據(jù)采集

    隨著FPGA技術(shù)應(yīng)用的日益廣泛,，特別是可編程單芯片系統(tǒng)（SoPC）技術(shù)的發(fā)展,，使得FPGA的設(shè)計(jì)任務(wù)越來(lái)越復(fù)雜，芯片內(nèi)部具體工作變得集成化,、不可視化,。為了提高設(shè)計(jì)的高效性，更加方便地觀察內(nèi)部工作情況,，這樣設(shè)計(jì)人員就需要一種簡(jiǎn)易有效的調(diào)試工具，以盡可能縮短調(diào)試時(shí)間,、監(jiān)視內(nèi)部狀態(tài),。傳統(tǒng)的FPGA系統(tǒng)設(shè)計(jì)方法測(cè)試復(fù)雜，由于芯片封裝形式,、引腳數(shù)量等條件的變化顯現(xiàn)出很多不足,。針對(duì)這些問題，本文以數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)為例,， 提出了一種高效系統(tǒng)硬件調(diào)試方法[1-3],。
    SignalTap II是由Altera公司推出的Quartus II設(shè)計(jì)軟件中的硬件調(diào)試工具，它通過在工程中引入嵌入式邏輯分析儀ELA(Embedded Logic Analyzer),，利用FPGA的內(nèi)部資源,，將片外調(diào)試工具的邏輯移植到片內(nèi)，直接在片內(nèi)實(shí)現(xiàn)系統(tǒng)調(diào)試,，即通過JTAG接口將外界數(shù)據(jù)移植到FPGA內(nèi)部SRA1M進(jìn)行存儲(chǔ),，不斷地在Quartus II軟件環(huán)境中刷新數(shù)據(jù)顯示[4-7]。本文以高速ADC數(shù)據(jù)采集系統(tǒng)進(jìn)行系統(tǒng)設(shè)計(jì)與調(diào)試為例,，進(jìn)行說明,。
1 系統(tǒng)總體框圖及工作原理
    系統(tǒng)前期設(shè)計(jì)主要用到外圍的信號(hào)調(diào)理和A/D轉(zhuǎn)換模塊，后期通過FPGA芯片,利用SignalTap II工具對(duì)轉(zhuǎn)換得到的信號(hào)進(jìn)行操作,。系統(tǒng)工作原理：首先,，由外界的帶干擾信號(hào)源產(chǎn)生-5 V~+5 V的模擬信號(hào)經(jīng)過信號(hào)調(diào)理電路,，經(jīng)過A/D轉(zhuǎn)換器的轉(zhuǎn)換，將模擬信號(hào)變成了數(shù)字信號(hào),，在FPGA控制下進(jìn)行數(shù)字信號(hào)處理,，并且通過SignalTap II工具對(duì)數(shù)據(jù)采集系統(tǒng)進(jìn)行硬件調(diào)試。系統(tǒng)總體框圖如圖1示,。

2 硬件部分設(shè)計(jì)
2.1 前端采集電路
    本文數(shù)據(jù)采集系統(tǒng)的ADC電路模塊設(shè)計(jì)由信號(hào)輸入接口,、調(diào)理電路和高速ADC芯片組成。前端ADC數(shù)據(jù)采集電路設(shè)計(jì)如圖2所示,。

    系統(tǒng)采用了AD9280作為A/D模數(shù)轉(zhuǎn)換芯片,，它是ADI公司推出的一款性能優(yōu)良的轉(zhuǎn)換器，具有8 bit分辨率,，最高可達(dá)32 MSPS的轉(zhuǎn)換速度,。ADC數(shù)據(jù)采集系統(tǒng)模塊的AD9280轉(zhuǎn)換電路理論設(shè)計(jì)中，模擬信號(hào)輸入由AD9280的AIN端口流入,并且保證模擬信號(hào)輸入的幅值范圍是0~2 V,。在系統(tǒng)設(shè)計(jì)具體實(shí)現(xiàn)過程中,，保證幅值在-5 V~+5 V的范圍模擬信號(hào)從輸入端輸入，首先經(jīng)過由AD8065芯片構(gòu)建信號(hào)調(diào)理電路,，使信號(hào)幅值轉(zhuǎn)換成0~2 V,使其能夠適合接入AD9280芯片中,。其中轉(zhuǎn)換公式為：
 
2.2 頂層模塊電路設(shè)計(jì)
    由圖1所示，選用Quartus II工具,，將ADC電路模塊與SignalTap II邏輯模塊連接到一起進(jìn)行硬件調(diào)試[8-10],。頂層模塊電路設(shè)計(jì)如圖3所示，系統(tǒng)數(shù)據(jù)的調(diào)試,、驗(yàn)證轉(zhuǎn)換到系統(tǒng)內(nèi)部實(shí)現(xiàn),，免去了采用外接大量資源進(jìn)行調(diào)試，降低了系統(tǒng)的外部的資源消耗,。

    圖3中,，F(xiàn)PGA系統(tǒng)時(shí)鐘CLOCK,頻率為50 MHz，作為AD模塊采樣的時(shí)鐘,，也作為硬件調(diào)試工具SignalTap II的采樣時(shí)鐘信號(hào),；AD_DB[7..0]作為經(jīng)過信號(hào)調(diào)理后的模擬信號(hào)進(jìn)入A/D轉(zhuǎn)換器中，經(jīng)過ADC模塊轉(zhuǎn)換為8 bit的數(shù)字信號(hào)AD_OUT[7..0]輸出,，進(jìn)入存儲(chǔ)器模塊用于SignalTap II的測(cè)試模塊,。
3 軟件部分設(shè)計(jì)
3.1 系統(tǒng)軟件設(shè)計(jì)
    系統(tǒng)軟件設(shè)計(jì)流程圖如圖4所示。根據(jù)FPGA開發(fā)流程進(jìn)行設(shè)計(jì),，詳細(xì)列出了SignalTap II文件的設(shè)置流程,。首先通過Verilog HDL語(yǔ)言編寫FPGA程序，編譯通過后,，通過Tools/SignalTap II Logic Analyizer 建立.STP文件,，將數(shù)據(jù)采集系統(tǒng)實(shí)例添加到文件中并配置該文件的參數(shù),，保存編譯并下載程序，運(yùn)行調(diào)試,，改進(jìn)設(shè)計(jì),。

文件進(jìn)行配置，設(shè)置采樣時(shí)鐘為CLOCK,，該項(xiàng)對(duì)應(yīng)顯示信號(hào)波形的分辨率,，SignalTap II在采樣時(shí)鐘的上升沿暫存被測(cè)信號(hào)；采樣深度為8 KB,，其中存儲(chǔ)模式(buffer acquisition mode)選擇連續(xù)存儲(chǔ)模式,；設(shè)置觸發(fā)條件為basic由系統(tǒng)自動(dòng)捕獲相應(yīng)的數(shù)據(jù)，協(xié)助調(diào)試設(shè)計(jì),。將.STP文件配置完成保存,、重新編譯工程，通過JTAG模式下載.SOF文件到FPGA 中,。AD_DB為系統(tǒng)的AD輸入信號(hào),，AD_OUT[0]到AD_OUT[7]為模擬量經(jīng)過A/D轉(zhuǎn)換后得到的數(shù)字量的結(jié)果。
    系統(tǒng)測(cè)試時(shí),，模擬信號(hào)經(jīng)輸入端口輸入正弦信號(hào),，打開.STP文件， 點(diǎn)擊“Autorn Analysis ”選項(xiàng)即可以查看待測(cè)信號(hào)波形,，可以根據(jù)需要選擇波形的顯示方式,。測(cè)得本系統(tǒng)AD9280轉(zhuǎn)換器的輸出信號(hào)波形如圖6所示。AD_DB記錄顯示輸入模擬信號(hào)波形,，被采集系統(tǒng)量化后，采樣數(shù)據(jù)由AD_DB[0]~AD_DB[7]的8 bit方波顯示,；實(shí)驗(yàn)調(diào)試方法,，首先可以通過觀察對(duì)比AD_DB波形是否符合模擬信號(hào)輸入波形;其次,觀察AD_DB[0]~AD_DB[7]每一位數(shù)據(jù)的變化，進(jìn)行對(duì)比驗(yàn)證,，從實(shí)時(shí)處理的界面上監(jiān)視系統(tǒng)內(nèi)部情況,，從顯示結(jié)果觀察系統(tǒng)內(nèi)部邏輯狀況，核對(duì)數(shù)據(jù)采集過程中數(shù)據(jù)的誤碼,、丟失等現(xiàn)象,，幫助開發(fā)人員及時(shí)查找錯(cuò)誤，進(jìn)而縮短開發(fā)周期,。

    使用SignalTap II工具,，系統(tǒng)調(diào)試不需要外接專用的儀器，它在器件內(nèi)部觸發(fā)捕獲節(jié)點(diǎn)信息進(jìn)行分析,、判斷系統(tǒng)存在的故障,；系統(tǒng)調(diào)試減少成本,，降低設(shè)備要求，方便系統(tǒng)調(diào)試,，拓寬調(diào)試環(huán)境,；系統(tǒng)調(diào)試時(shí)間明顯縮短，測(cè)試變得簡(jiǎn)單,、可靠,。本文以AD9280為核心構(gòu)建的ADC數(shù)據(jù)采集系統(tǒng)為例進(jìn)行設(shè)計(jì),結(jié)果表明,數(shù)字系統(tǒng)采用SignalTap II工具可以很方便地監(jiān)測(cè)系統(tǒng)內(nèi)部數(shù)據(jù)變化，降低了系統(tǒng)設(shè)計(jì)與驗(yàn)證時(shí)間,，縮短了設(shè)計(jì)周期,，對(duì)提高復(fù)雜系統(tǒng)設(shè)計(jì)效率有重要意義。
參考文獻(xiàn)
[1] 劉付斌,邵高平,李建新.通用數(shù)據(jù)采集平臺(tái)ADC電路的可靠性設(shè)計(jì)[J].微計(jì)算機(jī)信息,2005,21(4)：92-93.
[2] 郭寶鋒,韓壯志,何強(qiáng),等.基于嵌入式邏輯分析儀SignalTapII 的系統(tǒng)調(diào)試技術(shù)研究[J].微計(jì)算機(jī)應(yīng)用,2011,32(10)：53-57.
[3] 郭佳佳,胡曉菁,王永良.使用SignalTapII邏輯分析儀調(diào)試FPGA[J].今日電子,2005,5(1)：45-47.
[4] 李娜,孟令軍,張會(huì)新. FPGA系統(tǒng)內(nèi)部邏輯在線測(cè)試技術(shù)研究[J].國(guó)外電子元器件,2008,7(1)：7-9.
[5] 孟令軍, 李娜. 基于FPGA的內(nèi)部邏輯在線測(cè)試技術(shù)研究[J].電測(cè)與儀表,2008,45(515)：34-37.
[6] Alter. QuartusII handbook version11.0[EB/OL]. http://www.altera.com/2011.5.
[7] 王海華.SignalTap II在FPGA系統(tǒng)調(diào)試中的應(yīng)用[J].黃石理工學(xué)院學(xué)報(bào), 2009,25(2)：12-15.
[8] 袁火平,盧艷娥,李曉明,等.基于Signaltap II的高速數(shù)據(jù)采集系統(tǒng)[J].數(shù)采與監(jiān)測(cè),2008,24(9-1)：128-129.
[9] 楊振家,劉穎杰,鄧芳芳,等.高速信號(hào)采集存儲(chǔ)及傳輸系統(tǒng)的設(shè)計(jì)與實(shí)現(xiàn)[J].電子技術(shù)應(yīng)用,2012,38(9)：8-10.
[10] 全衛(wèi)澤,阮軍,黃成.基于FPGA的脈搏信號(hào)采集系統(tǒng)設(shè)計(jì)[J].微型機(jī)與應(yīng)用,2013,32(15)：73-75.