顯示器是飛行員獲取飛機(jī)姿態(tài)導(dǎo)航信息、任務(wù)信息,、戰(zhàn)場(chǎng)姿態(tài)的關(guān)鍵設(shè)備[1],。隨著信息量的不斷增加，顯示器的分辨率也在不斷提升,，能夠顯示高清畫(huà)面的DVI信號(hào)逐漸在視頻傳輸系統(tǒng)中占據(jù)主導(dǎo)地位,。近年來(lái),，航圖、近地告警,、顯控畫(huà)面和機(jī)載雷達(dá)等與顯示設(shè)備之間逐漸開(kāi)始采用DVI信號(hào)進(jìn)行信號(hào)傳輸,。本文結(jié)合機(jī)載航電顯控系統(tǒng)要求，將航圖,、近地告警,、顯控畫(huà)面或機(jī)載雷達(dá)中的兩個(gè)信號(hào)源同時(shí)顯示在一個(gè)大分辨顯示器上。在DVI信號(hào)基礎(chǔ)上,，提出基于FPGA的雙鏈路DVI信號(hào)設(shè)計(jì),，可以實(shí)現(xiàn)將兩路1 280×1 024@60 Hz單鏈路DVI轉(zhuǎn)換成一路 2 560×1 024@60 Hz分辨率的雙鏈路DVI信號(hào)進(jìn)行傳輸。
1 雙鏈路DVI接口
    1999年,，由Silicon Image,、Intel、IBM,、HP等公司共同組成數(shù)字顯示工作組DDWG(Digital Display Working Group)制定了數(shù)字視頻接口DVI（Digital Visual Interface）[2],。由于其高帶寬、長(zhǎng)距離,、抗干擾能力強(qiáng)等優(yōu)勢(shì),，DVI信號(hào)作為數(shù)據(jù)傳輸系統(tǒng)數(shù)字化方式正得到越來(lái)越多的應(yīng)用[3]。
    DVI采用最小化傳輸差分信號(hào)TMDS（Transition Minimized Differential Signaling）,，單通道TMDS最大帶寬為1.65 Gb/s,。在DVI1.0標(biāo)準(zhǔn)中，傳統(tǒng)的單鏈路傳輸信道采用3路TMDS數(shù)據(jù)通道（data0~data2）和一路TMDS差分時(shí)鐘通道來(lái)傳輸數(shù)字視頻信號(hào),，提供3×1.65 Gb/s的理論帶寬，最高分辨率可達(dá)1 600×1 200@60 Hz,，時(shí)鐘達(dá)到162 MHz,，實(shí)際帶寬為3×1.62 Gb/s[4]。而雙鏈路DVI傳輸信道采用6路TMDS數(shù)據(jù)通道（data0~data5）和一路TMDS差分時(shí)鐘通道來(lái)傳輸數(shù)字視頻信號(hào),。如圖1所示,，雙鏈路DVI信號(hào)提供6×1.65 Gb/s的理論帶寬，最高分辨率可達(dá)2 560×1 600@60 Hz,。雙鏈路DVI和單鏈路DVI可實(shí)現(xiàn)的分辨率對(duì)照表如表1所示,。

    本設(shè)計(jì)采用108 MHz的時(shí)鐘將兩幅分辨率為1 280×1 024@60 Hz的畫(huà)面轉(zhuǎn)換成分辨率為2 560×1 024@60 Hz的雙鏈路DVI信號(hào)發(fā)送給顯示器。
2 系統(tǒng)構(gòu)架與實(shí)現(xiàn)
    航圖,、近地告警,、機(jī)載雷達(dá)等畫(huà)面都采用DVI信號(hào)進(jìn)行傳輸。本文結(jié)合機(jī)載航電顯控系統(tǒng)需要同時(shí)顯示兩個(gè)視頻源的實(shí)際需求,，設(shè)計(jì)了如圖2所示的雙鏈路DVI信號(hào)系統(tǒng),。
    從圖2中可以看出,，整個(gè)系統(tǒng)包括2個(gè)單鏈路的DVI信號(hào)源、DVI解碼電路,、雙鏈路DVI編碼電路,、幀存電路和FPGA電路。

    系統(tǒng)工作方式：首先將信號(hào)源送來(lái)的兩路DVI信號(hào)經(jīng)解碼后轉(zhuǎn)換成兩組108 MHz的RGB數(shù)據(jù)以及相應(yīng)的控制信號(hào),；然后FPGA系統(tǒng)需要將分辨率為1 280×1 024@60 Hz的兩幅畫(huà)面合成為一幅分辨率為2 560×1 024@
60 Hz的畫(huà)面,，此時(shí)時(shí)鐘頻率為216 MHz；再按照DVI雙鏈路的標(biāo)準(zhǔn)將數(shù)據(jù)分發(fā)到DVI編碼通道,；最后由雙鏈路DVI編碼電路將數(shù)據(jù)轉(zhuǎn)換成雙鏈路DVI信號(hào),。
    DVI解碼電路采用專(zhuān)用的DVI接收芯片將DVI信號(hào)源轉(zhuǎn)換為24 bit的并行視頻數(shù)據(jù)信號(hào)。幀存選用Micron公司的SDRAM芯片MT48LC4M32B2-6,，其外部時(shí)鐘速率可在一定范圍內(nèi)連續(xù)變化,，最高工作頻率可達(dá)到166 MHz[5]。系統(tǒng)對(duì)1 280×1 024分辨率的畫(huà)面進(jìn)行幀緩存儲(chǔ),，一幀畫(huà)面需要1 280×1 024=1 310 720個(gè)地址空間,，該SDRAM具有4 MB的存儲(chǔ)空間，滿(mǎn)足存儲(chǔ)要求,。本系統(tǒng)中采用兩片SDRAM進(jìn)行乒乓操作,，以保證實(shí)際顯示中不丟失畫(huà)面。
2.1 FPGA系統(tǒng)設(shè)計(jì)
    FPGA系統(tǒng)頂層構(gòu)架如圖3所示,，系統(tǒng)主要由DVI信號(hào)畫(huà)面合成模塊,、雙鏈路DVI數(shù)據(jù)轉(zhuǎn)換模塊和雙鏈編碼芯片配置模塊三部分組成。

2.2 DVI信號(hào)合成模塊
    外部輸入的航圖信號(hào)或近地告警等信號(hào)經(jīng)過(guò)解碼電路后,，將10 bit的串行DVI信號(hào)解碼成8 bit并行的像素?cái)?shù)據(jù)及相應(yīng)的控制信號(hào),，并發(fā)送到FPGA內(nèi)部。FPGA接收兩路分辨率為1 280×1 024@60 Hz的數(shù)字信號(hào)后需要在FPGA內(nèi)部實(shí)現(xiàn)對(duì)兩幅畫(huà)面的合成處理,。為了減少對(duì)幀存資源的占用,，本設(shè)計(jì)只選擇其中一幅畫(huà)面進(jìn)行幀緩存儲(chǔ)處理，以另外一幅畫(huà)面的時(shí)序作為合成畫(huà)面的參考時(shí)序(最終送屏顯示的畫(huà)面將與該時(shí)序同步),，在FPGA中將該時(shí)序?qū)?yīng)的畫(huà)面定義為主畫(huà)面,，將需要進(jìn)行幀緩存儲(chǔ)的畫(huà)面定義為副畫(huà)面[6-8]。DVI信號(hào)合成模塊的構(gòu)架如圖4所示,。

    利用主DVI信號(hào)的時(shí)鐘和使能信號(hào)將主DVI信號(hào)的Data寫(xiě)入FPGA內(nèi)部FIFO（深度為2 048 bit）,，利用倍頻后的時(shí)鐘和DEA1信號(hào)將數(shù)據(jù)讀出，產(chǎn)生DataA1,。
    其中時(shí)序A產(chǎn)生3個(gè)使能信號(hào),，時(shí)序A的時(shí)序示意圖如圖5所示。
    FPGA以副DVI信號(hào)的場(chǎng)同步信號(hào)為參考時(shí)序(即相同的場(chǎng)同步)，利用晶振時(shí)鐘分別產(chǎn)生時(shí)序B和寫(xiě)SDRAM的地址,，將數(shù)據(jù)寫(xiě)入SDRAM中相應(yīng)的地址空間,；以主DVI信號(hào)的場(chǎng)同步信號(hào)為參考時(shí)序(即相同的場(chǎng)同步)，利用晶振時(shí)鐘產(chǎn)生時(shí)序C和讀SDRAM的地址將數(shù)據(jù)讀出,；最后利用倍頻后的晶振時(shí)鐘和DEA2信號(hào)通過(guò)FIFO將數(shù)據(jù)導(dǎo)出,，產(chǎn)生DataA2。
    利用DEA0信號(hào)將DataA1與DataA2合成后可產(chǎn)生一幅時(shí)鐘為216 MHz,、分辨率為2 560×1 024@60 Hz的畫(huà)面,。圖6為使用QuartusⅡ11.0中SignalTap采集的信號(hào)合成模塊時(shí)序圖，圖中inst38|deout,、 inst26|deout,、inst38|ALLde分別對(duì)應(yīng)上述的DEA1、DEA2,、DEA0,。從圖中可以看出工作情況與以上描述一致。

2.3 DVI雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊
    DVI雙鏈路數(shù)據(jù)轉(zhuǎn)換模塊包括兩個(gè)部分：(1)DVI信號(hào)奇偶點(diǎn)的分離,，(2)雙鏈路DVI數(shù)據(jù)編碼預(yù)處理,。DVI雙鏈數(shù)據(jù)轉(zhuǎn)換模塊的構(gòu)架如圖7所示。

    DVI雙鏈路信號(hào)是DVI單鏈路信號(hào)的擴(kuò)展,，其擴(kuò)展原理是將原有的3路TMDS數(shù)據(jù)通道（data0~data2）擴(kuò)展為6路TMDS數(shù)據(jù)通道（data0~data5）,。具體的實(shí)現(xiàn)方式是將行方向的點(diǎn)拆分為奇點(diǎn)和偶點(diǎn)，分別放入data0~data2和data3~data5中,，所以在進(jìn)行數(shù)據(jù)轉(zhuǎn)換時(shí)首先要將DVI信號(hào)按照奇偶點(diǎn)的模式進(jìn)行拆分,，其次按照雙鏈路DVI編碼電路的實(shí)際要求對(duì)視頻信號(hào)的數(shù)據(jù)進(jìn)行編碼預(yù)處理。
    從圖7中可以看出,，視頻信號(hào)拆分為奇偶點(diǎn)后是24 bit的并行數(shù)據(jù),，DVI編碼芯片接收數(shù)據(jù)為12 bit的并行數(shù)據(jù)，所以在發(fā)送給編碼芯片之前需要對(duì)數(shù)據(jù)進(jìn)行預(yù)處理,。預(yù)處理的原理是將24 bit的RGB數(shù)據(jù)按照固定的對(duì)應(yīng)關(guān)系分別在時(shí)鐘的上下邊沿分發(fā)到12 bit的數(shù)據(jù)位上,。其對(duì)應(yīng)關(guān)系如表2所示。

2.4 雙鏈編碼芯片的配置
    DVI雙鏈數(shù)據(jù)產(chǎn)生后便可以發(fā)送到雙鏈路DVI編碼電路,，該電路通過(guò)使用兩片編碼芯片的組合來(lái)實(shí)現(xiàn)。兩片編碼芯片分別為主編碼芯片和從編碼芯片,，主編碼芯片實(shí)現(xiàn)時(shí)鐘通道和data0~data2通道的編碼,，從編碼芯片實(shí)現(xiàn)data3~data5通道的編碼。主,、從編碼芯片接收相同的時(shí)鐘和時(shí)序,，其中主編碼芯片接收奇點(diǎn)數(shù)據(jù)，從編碼芯片接收偶點(diǎn)數(shù)據(jù)和來(lái)自主編碼芯片的同步控制信號(hào)。雙鏈路DVI編碼電路示意圖如圖8所示,。

    雙鏈路的DVI編碼電路需要對(duì)DVI編碼芯片的內(nèi)部寄存器進(jìn)行配置后才能進(jìn)行正常工作,。編碼芯片的配置順序如圖9所示。
    在進(jìn)行編碼電路配置前首先要關(guān)閉視頻信號(hào),，然后分別對(duì)從編碼芯片和主編碼芯片的寄存器進(jìn)行配置（此時(shí)編碼芯片處于不工作狀態(tài)）,。配置完畢后需要對(duì)從編碼芯片和主編碼芯片的寄存器狀態(tài)進(jìn)行確認(rèn)，若配置正確則將視頻信號(hào)打開(kāi),，否則需要對(duì)主從編碼器進(jìn)行重新配置,。最后將從編碼芯片和主編碼芯片的使能信號(hào)打開(kāi)，使編碼器處于正常工作狀態(tài),。
    經(jīng)過(guò)雙鏈路DVI編碼電路產(chǎn)生的編碼信號(hào)可直接發(fā)送到支持雙鏈路DVI信號(hào)的顯示器進(jìn)行顯示,。
3  驗(yàn)證
    本設(shè)計(jì)以Altera的EP3C80F780I8芯片為主控芯片，在QuartusⅡ 11.0 平臺(tái)上使用VerilogHDL對(duì)邏輯進(jìn)行設(shè)計(jì),，編碼芯片信號(hào)為SIL1178,，測(cè)試顯示器選用飛利浦的顯示器298x4q。圖10為拍攝的DVI雙鏈路顯示畫(huà)面,，左邊為動(dòng)態(tài)俯視航圖畫(huà)面,，右邊為動(dòng)態(tài)地形畫(huà)面。從圖中可以看出,，本設(shè)計(jì)測(cè)試效果良好,。

    本文依據(jù)DVI1.0的標(biāo)準(zhǔn)，提出了一種基于FPGA的雙鏈路DVI信號(hào)發(fā)生設(shè)計(jì)方案,，在Altera公司CycloneⅢ平臺(tái)上實(shí)現(xiàn)了2 560×1 024@ 60Hz分辨率的高清雙鏈路DVI信號(hào)輸出,。本設(shè)計(jì)可廣泛應(yīng)用于高清大屏顯示領(lǐng)域。
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