隨著電力電子技術和直流輸電技術的發(fā)展,，電力電子裝置對性能和技術指標的要求越來越高^[1-3]，以DSP,、CPU、FPGA為核心的智能電力電子裝置在電力系統(tǒng)中的應用日益廣泛^[4],?？刂票Ｗo系統(tǒng)和閥基控制單元VCU（Valve Control Unit）是換流閥系統(tǒng)中的核心設備，分別處于系統(tǒng)的兩個重要層面,，伴隨直流輸電容量的增大,，這兩層之間有大量的控制命令和數(shù)據(jù)信息需要交互，因此這之間的數(shù)據(jù)通信能力已成為系統(tǒng)性能提升的一個瓶頸^[4],。而傳統(tǒng)的電信號直連,、串口通信、CAN總線在通信數(shù)據(jù)速率及應用的靈活性方面都有很多限制^[4],，早已不能滿足應用的需求,。而以太網(wǎng)協(xié)議又過于復雜，實時性也不可控,。由于這兩層之間是點對點通信的模式,，而高級數(shù)據(jù)鏈路控制（HDLC）協(xié)議作為一種常用的點對點數(shù)據(jù)通信協(xié)議^[5]，具有通信速率高,、實時性好,、應用靈活、配置簡單等優(yōu)點,。鑒于此,，本系統(tǒng)中采用了HDLC作為控制主機與VCU之間的數(shù)據(jù)通信協(xié)議。

1 系統(tǒng)總體結(jié)構設計

        由于高壓大功率電壓源換流閥的子模塊比較多,，要求采樣的通道和控制的數(shù)據(jù)也更多,，采樣數(shù)據(jù)和控制數(shù)據(jù)的實時性直接影響電壓源換流閥的控制性能，因此設計可靠,、高速的控制系統(tǒng)非常重要,。目前最常用的控制系統(tǒng)方案是三級控制系統(tǒng)，包括控制保護系統(tǒng),、閥基控制單元和串聯(lián)閥驅(qū)動單元,。系統(tǒng)結(jié)構圖如圖1所示。

        控制保護系統(tǒng)是換流閥系統(tǒng)的控制核心，處于最上層,，主要由上位機和控制主機構成,。上位機對整個系統(tǒng)進行監(jiān)控，實現(xiàn)良好的人機界面,，記錄和顯示試驗波形數(shù)據(jù)等功能,；控制主機完成整個系統(tǒng)的控制保護，主要功能包括一次電量的采集,、控制算法的設計與實現(xiàn),、對整個系統(tǒng)運行狀態(tài)的檢測和保護、響應上位機的控制命令并將系統(tǒng)電量上傳至上位機等,。

        閥基控制單元（VCU）是換流閥系統(tǒng)觸發(fā)監(jiān)控系統(tǒng)的一部分,，處于中間層。VCU系統(tǒng)承上啟下,，接收上層控制保護系統(tǒng)的控制要求,，并實時下發(fā)觸發(fā)指令并監(jiān)控下層門極驅(qū)動單元（GDU）。同時,，將串聯(lián)閥的運行狀態(tài)數(shù)據(jù)匯總報告給控制保護系統(tǒng),。每個VCU與一相高壓串聯(lián)閥的上,、下兩個橋臂對應,，控制保護系統(tǒng)通過VCU將整個串聯(lián)閥的每個閥臂當成一個器件。

        本系統(tǒng)中控制主機和VCU的功能結(jié)構框圖及其之間的數(shù)據(jù)通信如圖2所示,，二者都是基于FPGA+DSP的平臺實現(xiàn)的,，控制主機向VCU下發(fā)PWM控制命令和定值參數(shù)等信息，VCU向控制主機上傳閥狀態(tài),、事件信息和模擬信號采樣值等,。其中HDLC收發(fā)器模塊在大規(guī)模PFGA中實現(xiàn)，外接光電轉(zhuǎn)換模塊將電信號轉(zhuǎn)換為光信號經(jīng)由光纖傳輸,。

2 HDLC協(xié)議及其軟硬件實現(xiàn)

        考慮到設備研發(fā)的可靠性,、穩(wěn)定性和簡單性以及軟件模塊配置靈活性，HDLC通信收發(fā)器基于FPGA邏輯實現(xiàn)^[5-6],，分模塊層次化采用Verilog HDL語言進行設計,，最終封裝為一個可移植的IP，并在ModelSim SE上通過驗證后下載到FPGA進行實際工作,。

        HDLC收發(fā)器IP設計主要包含3個功能子層模塊：物理層（PHY）,、鏈路層（LNK）和接口控制層（ICL）,。

        基于上層應用的考慮,，收發(fā)器通信模式為全雙工通信，收發(fā)通道獨立工作,。數(shù)據(jù)通信速率為10 Mb/s,，物理層1B2B編碼后線路速率為20 Mb/s,。通信采用異步模式,，接收側(cè)從接收到的碼流中恢復出數(shù)據(jù)同步時鐘作為物理層解碼時鐘，這樣信道有較強的抗干擾力和延時適應性,。

        本HDLC收發(fā)器中，物理層采用的線路編碼為CMI碼,，并包含數(shù)據(jù)時鐘恢復模塊(CDR),，采用數(shù)字鎖相環(huán)DPLL實現(xiàn)從數(shù)據(jù)碼流中提取同步時鐘；鏈路層采用標準HDLC協(xié)議,，并設置接收和發(fā)送數(shù)據(jù)緩沖區(qū)；接口控制層為HDLC收發(fā)器封裝了一個面向DSP/MCU的通用數(shù)據(jù)總線接口,，方便連接各種總線接口。HDLC收發(fā)器的功能模塊框圖如圖3所示,。

2.1 物理層電路設計

        物理層線路編碼有兩種選擇，一種為傳號反轉(zhuǎn)碼CMI(Coded Mark Inversion),，另一種為非歸零碼NRZ(Non-Return Zero)。CMI碼主要優(yōu)點：(1)實現(xiàn)簡單,，容易提取時鐘。(2)零直流電平與低頻成分,。(3)提供有保證的信號傳送,，可做到編碼數(shù)據(jù)流的發(fā)送數(shù)與應用數(shù)據(jù)流無關,，并且比特順序與接口無關。(4)無比特錯誤倍增。(5)通過碼型檢測能查到離散的比特錯誤,。

        由于以上一系列優(yōu)點，本系統(tǒng)中采用CMI編解碼模塊完成物理層數(shù)據(jù)編解碼,，使數(shù)據(jù)適合在光纖信道傳輸，物理層數(shù)據(jù)速率采用20 Mb/s,，鏈路層數(shù)據(jù)通信速率為10 Mb/s，以保證能滿足應用需求,。另外，物理層還實現(xiàn)了CDR功能,，接收時鐘通過數(shù)字鎖相環(huán)從碼流中提取。

        為了節(jié)約成本,，提高系統(tǒng)集成度,，本系統(tǒng)中CDR電路沒有采用專用芯片實現(xiàn),，而是在FPGA內(nèi)部用數(shù)字邏輯實現(xiàn)了數(shù)字鎖相環(huán)（DPLL）電路^[7],。DPLL由3個模塊組成，即數(shù)字鑒相器（DPD）,、數(shù)字環(huán)路濾波器（DLF）和數(shù)字壓控振蕩器（DCO）。本設計中采用超前滯后型鎖相環(huán)(LL-DPLL)^[8]從CMI數(shù)據(jù)碼流中提取同步時鐘,。由于從數(shù)據(jù)碼流中提取時鐘需要一個高頻的時鐘源對數(shù)據(jù)進行高倍采樣，因此采用了FPGA內(nèi)部自帶的PLL對外部晶振輸入的時鐘進行倍頻,，再用這個高頻時鐘通過DPLL對數(shù)據(jù)流鎖相提取時鐘。

2.2 鏈路層HDLC協(xié)議邏輯設計

        HDLC是一種重要的數(shù)據(jù)通信鏈路層協(xié)議,。標準的HDLC的幀格式由6個字段組成，這6個字段可以分為5種類型：標志序列（F）,、地址字段（A）,、控制字段（C）、信息字段（I）和幀校驗字段（FCS）,。

        本系統(tǒng)在標準的HDLC幀格式的基礎上規(guī)定了圖4所示的幀格式。

        其中各字段的含義和功能解釋如下：

        (1)標志序列（F）

        HDLC指定采用01111110(16進制0x7e)為標志序列,，稱為F標志。要求所有的幀必須以F標志開始和結(jié)束,。接收設備不斷地搜尋F標志以實現(xiàn)幀同步,，從而保證接收部分對后續(xù)字段的正確識別,。另外，在幀與幀的空載期間,，可以連續(xù)發(fā)送F字段或保持為高電平，用來作為時間填充,。

        在一串數(shù)據(jù)比特中,，有可能產(chǎn)生與標志字段的碼型相同的比特組合。為了防止這種情況產(chǎn)生,，保證對數(shù)據(jù)的透明傳輸,，采取了比特填充技術,。當采用比特填充技術時,，在信碼中連續(xù)5個“1”以后插入一個“0”；而在接收端,，則去除5個“1”以后的“0”，恢復原來的數(shù)據(jù)序列,。比特填充技術的采用排除了在信息流中出現(xiàn)標志字段的可能性,，保證了對數(shù)據(jù)信息的透明傳輸,。

        (2)信息字段（I）

        信息字段內(nèi)包含了用戶的數(shù)據(jù)信息和來自上層的各種控制信息,。它可以是任意長度的比特序列。在本系統(tǒng)中,，根據(jù)控制主機與VCU之間的通信數(shù)據(jù),，定義了3種信息幀格式。其中,，主機下發(fā)至VCU的兩種幀格式如圖5、圖6所示,。VCU上傳至主機的一種幀格式如圖7所示,。

        (3)幀校驗序列字段（FCS）

　　幀校驗序列用于對幀內(nèi)數(shù)據(jù)進行循環(huán)冗余校驗,，其校驗范圍從地址字段的第一比特到信息字段的最后一比特的序列，并且規(guī)定為了透明傳輸而插入的“0”不在校驗范圍內(nèi)[9],。本系統(tǒng)中的HDLC模塊提供16 bit CRC數(shù)據(jù)效驗模式,，硬件邏輯完成CRC的編碼和效驗工作,。

        HDLC協(xié)議編解碼原理框圖如圖8、圖9所示,。

2.3 接口控制層電路設計

        為方便DSP/MCU軟件操作，HDLC IP設計了面向通用總線的接口控制模塊,，可以連接大多數(shù)CPU的外部總線,。發(fā)送和接受緩沖區(qū)采用FIFO設計，可以緩存多幀數(shù)據(jù),，確保軟件接收不丟幀,。

        具體的工作原理：控制主機中的HDLC IP與ADSP的AMI總線相連接，DSP通過驅(qū)動軟件操作HDLC光纖通信接口,。在系統(tǒng)上電啟動后,，下發(fā)系統(tǒng)定值初始化VCU；在系統(tǒng)正常運行后,，每個中斷向VCU下發(fā)PWM控制命令，同時接收VCU上傳的狀態(tài)信息,。VCU中的HDLC IP與本地FPGA的控制IP相連，此控制IP負責解析主機下發(fā)的定值和PWM控制命令,，并產(chǎn)生相應的PWM控制波形向下面的GDU發(fā)送,，同時將VCU采集到的電流電壓值以及各GDU的狀態(tài)信息填寫到HDLC發(fā)送緩沖區(qū)，上傳給主機,。

        需要注意的是，為保證VCU上產(chǎn)生的PWM波的完整性,，VCU在接收到主機的PWM控制命令后不是立即產(chǎn)生相應的PWM波，而是等當前的PWM周期波發(fā)送完畢后更新PWM波形參數(shù),，產(chǎn)生新的PWM波。因此,，PWM波的控制產(chǎn)生可能會有一個周期的延時,，但這并不影響系統(tǒng)功能,。

3 與主機通信測試結(jié)果

        圖10和圖11是系統(tǒng)聯(lián)調(diào)過程的示波器波形截圖,，其中通道1捕捉的是VCU上傳到主機的HDLC幀，通道2捕捉的是主機下發(fā)至VCU的HDLC幀,，通道3、4為VCU產(chǎn)生的一對互斥的PWM波形,?？梢钥吹絇WM波并沒有因為命令參數(shù)的變化而破壞其周期完整性,。

        經(jīng)過測試,，此應用方式能很好地滿足系統(tǒng)功能需求,，可靠性高。

        目前換流閥系統(tǒng)所控制的閥單元數(shù)量越來越大,，控制主機與閥基控制單元之間需要交互的數(shù)據(jù)信息越來越多。針對此現(xiàn)狀,，在不破壞傳統(tǒng)通信實時性的基礎上,，將現(xiàn)代通信技術引入電力電子控制領域，采用HDLC作為二者之間的通信協(xié)議,，并在實際裝置中通過了性能實測。本系統(tǒng)中以大規(guī)模邏輯器件硬件化實現(xiàn)HDLC收發(fā)器,，將控制主機與VCU通過光纖點對點互連實現(xiàn)數(shù)據(jù)通信。系統(tǒng)具有可靠性高,、數(shù)據(jù)吞吐率大,、實時性好、可擴展性強,、配置簡單靈活等優(yōu)點。

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