新的溝道材料替代硅將什么時間開始?目前尚難回答,，但是有些事肯定會發(fā)生,。

芯片制造商正在由平面型晶體管向3D的finFET工藝轉(zhuǎn)移，英特爾早在2011年的22nm時就已經(jīng)向finFET過渡,，如今己是第二代finFET14nm,而其它代工商也已分別進入16/14nm finFET制程的戰(zhàn)斗,。

未來下一代工藝制程非常可能趨向于10nm及7nm的finFET結(jié)構(gòu),，但是由于硅材料自身可能提升的功能受限,，為了制造更快的芯片,可能要解決finFET工藝制造中的核心部分，即溝道材料,。

溝道材料面臨新挑戰(zhàn)

事實上,，芯片制造商目前正修訂他們的溝道材料計劃,但面臨許多挑戰(zhàn)。

最初芯片制造商關(guān)注兩類材料,，包括鍺及 III-V族化合物,將其作為7nm時的溝道材料,。鍺及III-V族元素由于它們的電子遷移率高，可以加快在溝道中的移動速度,，用來提高器件的頻率,。但是 由于材料性質(zhì)的不同，鍺和III-V族元素如何從工藝上與硅材料兼容成為一大挑戰(zhàn),。

為此,全球半導(dǎo)體業(yè)正在尋求解決方案,包括對于PFET中的鍺硅及NFET中的應(yīng)變硅材料,。目前產(chǎn)業(yè)界正在努力,，鍺及III-V族元素都在研發(fā)之中。

時至今日,，芯片制造商一直面臨十分困難的決 定,。首先是什么時間向新的溝道材料過渡，目前看最可能是7nm,，也可能先在10nm時作個探索,。其次是作為芯片制造商必須要具備與硅材料兼容的工藝。最后 是要在五類不同候選材料中進行選擇,，包括外延,、選擇性外延、硅片粘合,、冷凝,、融熔與再生長。

未來最可能的候選者是空白外延(Blank)及選擇性外延,。因為傳統(tǒng)的外延設(shè)備可用來生長單晶薄膜,。ASM國際的技術(shù)主管Ivo Raaijmakers認為兩種方法都可以，但是究竟那種好尚難定論,。

Lam Research的院士Reza Arghavani認為,，外延是一種緩慢生長及復(fù)雜的工藝過程,正在推動產(chǎn)業(yè)尋找替代的方法。有些方法可能成本太高,目前尚在研發(fā)之中,。

跳進溝道之中

溝道材料這一段時間以來一直是個熱門的話題,。溝道是一個連接MOS器件源與漏之間的一個導(dǎo)電區(qū)域。當一個MOSFET晶體管在導(dǎo)通時柵電容器加在溝道上的電壓會產(chǎn)生一個反型層,，使少數(shù)載流子在源與漏之間很快通過,。反之則晶體管關(guān)閉。

溝道材料中發(fā)生大的改變是在90納米工藝,，那時全球工業(yè)界開始引入應(yīng)變硅材料,。芯片制造商采用外延工藝在PMOS晶體管形成中集成了SiGe的應(yīng)變硅，或者稱讓晶格結(jié)構(gòu)發(fā)生畸變,。這樣可以通過增加空穴的遷移率來達到增大驅(qū)動電流,。

芯片制造商同樣可以采用外延工藝在20納米的NMOS中集成應(yīng)變硅工程，以此來增加驅(qū)動電流,。

格羅方德的先進工藝結(jié)構(gòu)院士Strinivas Banna認為,，直到今天，挑戰(zhàn)已十分清楚,在硅材料中采用應(yīng)變硅工藝已經(jīng)受到限制,。尤其在PMOS中應(yīng)變工程己經(jīng)達到硅的最大允許極限,，而在NMOS中可能稍好些。

相信芯片制造商在10nm或者7nm工藝時溝 道材料必須要作改變,。在一段時間中曾認為首選是在PMOS中采用Ge,以及NMOS中采用InGaAs材料,。因為Ge的電子遷移率可達3,900cm平方 /Vs，而相比硅材料的為1,500cm,，InGaAs的電子遷移率可達40,000cm平方/Vs,。

盡管Ge和III-V族元素的遷移率高但是工藝集成都存在困難，尤其是在硅材料上生長InGaAs材料更是挑戰(zhàn),。Banna認為材料的晶格結(jié)構(gòu)不同是最大的難點,。即便對于Ge材料，晶格結(jié)構(gòu)的差異稍少,，但是也面臨根本性的問題,，必須在鍺上生長一層氧化層。

目前半導(dǎo)體業(yè)正尋求簡單的方法,，芯片制造商可 能在10nm或7nm時在PMOS中采用SiGe,這取決于公司及要求,。而對于NMOS，更多傾向于應(yīng)變硅,顯然也會采用Ge的混合物,。應(yīng)用材料的 Adam Brand認為,，目前依SiGe己經(jīng)實現(xiàn)量產(chǎn)的最好數(shù)據(jù)結(jié)果，在未來的工藝節(jié)點中IV族元素有可能摻入進來,。

例如芯片制造商必須尋找硅和鍺的合適比例的混合物,，在PMOS中采用SiGe。Sematech已經(jīng)用75%硅及25%鍺做成的SiGe基PFET,，取得好的結(jié)果,。

但是應(yīng)變硅工程不是簡單地找出一個合適組份的事,開始時Ge與硅有4%的晶格不匹配。雖然晶格的不匹配性小容易工藝集成,，但驅(qū)動電流增加也不大,。

通常芯片制造商認為，在SiGe混合物中增加Ge的含量可能會增加載流子的遷移率,，但是從工藝集成方面會帶來困難,。另外，采用finFET工藝可以增加鰭的高度,，從而增強驅(qū)動電流,。格羅方德的Banna認為，在材料的本征強度與鰭的高度之間需要作出妥協(xié),。

正確的工藝選擇

未來需要找出合適的工藝來集成這些材料,，有兩種工藝可供選擇，空白(blank)及選擇性外延,。所謂空白外延即外延材料在整個表面,，而另一種僅生長在表面的選擇區(qū)域。

按專家看法,，兩種方法都需要使用外延設(shè)備,，盡管可以生長但是速度很慢,。如Ge溝道材料應(yīng)用中，外延設(shè)備的產(chǎn)出量為每小時10-15片,。為了保證生長層的質(zhì)量,，必須采用更低的溫度，所以生長慢,，這不是設(shè)備自身能解決的問題,。

應(yīng)用材料的Brand說無論空白或是選擇性外延，對于先進的溝道材料應(yīng)用都是可以的,，但是如果應(yīng)變材料如SiGE達到30%,，芯片制造商更多選擇的會是空白外延生長。

Brand表示,，在源/漏及應(yīng)變工程應(yīng)用中,，選擇性外延仍是關(guān)鍵工藝步驟。因為選擇性外延在開溝應(yīng)用中實際上工藝實現(xiàn)是十分困難,。

空白外延方法有些缺點,，如芯片制造商需要除去不需要部分的淀積材料。通常芯片制造商采用付蝕方法除去材料,。由此,，空白外延會有更多的工藝步驟，增加成本,。

從這樣的理由出發(fā),，選擇性外延得到青睞。 IMEC已經(jīng)用選擇性外延生長III-V族與其它材料,。選擇性外延用在finFET結(jié)構(gòu)的工藝中,，也可采用其它的混合材料。IMEC的邏輯器件研發(fā)部總監(jiān) AaronThean表示,，這也是他們采用選擇性外延工藝的理由,。但是，由此也帶來其它方面問題,，因為材料之間作用會增加缺陷,。

除了用外延生長方法之外，產(chǎn)業(yè)界正尋找其它的三種方法,，硅片粘合,、冷凝及融熔再生長。但是目前主流仍是外延生長,。LamResearch的Arghavani認為,，所有其它的方法仍在探索之中，最大的問題是成本。

硅片粘合包括兩步工藝,，首先芯片制造商在一個捐贈硅片表面放上一層Ge,，然而硅片翻過來把Ge捐贈層與主硅片粘合在一起，采用外延剝離工藝去除捐贈層,。

制備帶低缺陷的捐贈硅片是個大挑戰(zhàn),。因為有任何缺陷都可能轉(zhuǎn)移至器件中。Arghavani指出,，今天己不再采用硅片粘合waferbonding方法。

冷凝法主要用在PMOS及SOI結(jié)構(gòu)中,。在實 驗室中,，IBM及格羅方德己經(jīng)實現(xiàn)在3.3nm finFET中的應(yīng)變Ge-on-insulator工藝。在冷凝法中采用外延工藝在SOI上生長應(yīng)變SiGe層,接著硅片在一定溫度下進行Ge的冷凝工 藝,在器件的頂部生長一層氧化層,然后器件經(jīng)受再次的冷凝工藝,。

還有一種方法己在帶圖形硅襯底上采用選擇性外延進行Ge的外延溝道材料生長,，它是在毫秒激光退火工藝時利用Ge融熔及再生長工藝。

IMEC的Thean認為,，考慮到鍺的冷凝法工藝有前景,但是鍺的融點低,尤其在很細線寬下,在融熔及再生長過程中它的問題會蔓延開來,，這是問題。

綜上所述半導(dǎo)體業(yè)界必須仔細在10nm及7nm時從設(shè)備及材料,包括性能之間作出權(quán)衡,。應(yīng)用材料的Brand認為,，盡管SiGe及某些外延工藝可能暫時占先,但是尚有許多未知數(shù)。作為芯片制造商仍在探索其它的多種方法,。