ΓОСТ18977和PTM1495規(guī)定通信中可以采用四種數(shù)據(jù)格式：二進(jìn)制碼，二-十進(jìn)制碼(BCD),、指令和標(biāo)志碼,以及由字母,、符號(hào)、數(shù)字組成的字符碼,。這四種數(shù)據(jù)的發(fā)送和接收都要按照PTM1495規(guī)定的32位串行數(shù)據(jù)的方式進(jìn)行,。
2 CY7C68013簡(jiǎn)介
　　CY7C68013是Cypress公司推出的USB2.0控制器。它包括帶8KB片上RAM的高速8051單片機(jī),、4KB FIFO存儲(chǔ)器以及通用可編程接口(GPIF),、串行接口引擎(SIE)、USB2.0收發(fā)器,、6條可編程控制輸出線,、9條地址輸出線、6條通用的準(zhǔn)備輸入線(數(shù)據(jù)線寬可為8位或16位),，具有56引腳,、100引腳、128引腳^[3]三種封裝規(guī)格,。
　　CY7C68013外設(shè)交換數(shù)據(jù)通常采用Slave FIFOs(從設(shè)備)和GPIF兩種方式,。GPIF為一個(gè)靈活的8位或16位的并行接口，由一個(gè)用戶可編程的狀態(tài)機(jī)驅(qū)動(dòng),。
　　USB傳輸類型有控制傳輸,、中斷傳輸、同步傳輸及塊傳輸,。通常,，塊傳輸用于傳輸大量數(shù)據(jù)的設(shè)備，而且對(duì)數(shù)據(jù)進(jìn)行校驗(yàn)和重傳,。USB2.0版本支持高達(dá)480Mbps的傳輸速率,，塊傳輸完全可滿足多通道總線接口卡的要求,。
3 系統(tǒng)設(shè)計(jì)
　　系統(tǒng)硬件設(shè)計(jì)主體結(jié)構(gòu)如圖1所示，主要由USB2.0接口器件CY7C68013-128PIN,、雙端口" title="雙端口">雙端口RAM IDT7025,、FPGA(Altera Cyclone系列EP1C12）、電平轉(zhuǎn)換器件HI8585和HI-8482組成,。
3.1 雙端口RAM地址空間劃分
　　數(shù)據(jù)緩存的關(guān)鍵是雙端口RAM,。本系統(tǒng)采用IDT7025，規(guī)格為8K×16位,?？紤]到數(shù)據(jù)傳輸無間隙的要求，將雙端口RAM分為讀,、寫兩部分,。其中前4K×16位用來存儲(chǔ)發(fā)送的數(shù)據(jù)，后4K×16位用來存儲(chǔ)接收的數(shù)據(jù),。由于對(duì)雙端口RAM可以同時(shí)讀寫,，所以又將讀、寫RAM地址區(qū)各劃分為4部分,，分別對(duì)應(yīng)4個(gè)發(fā)送,、接收通道。以發(fā)送通道1為例,，其地址范圍為0x0000～0x03FF,，在發(fā)送通道1內(nèi)，又分為4個(gè)小部分,，地址空間為0x0000～0x00FF,，0x0100～0x01FF，0x0200～0x02FF,，0x0300～0x03FF,。當(dāng)0x0000～0x00FF寫滿時(shí)，CY7C68013-128PIN將產(chǎn)生TXFULL信號(hào),，由FPGA讀取其雙端口RAM內(nèi)的數(shù)據(jù),，同時(shí)發(fā)送數(shù)據(jù)可以存入下個(gè)地址空間0x0100～0x01FF，從而達(dá)到數(shù)據(jù)的無間隙傳輸,。其他通道的RAM工作過程類似,。圖1中的ADDR[7..0]L和PA[7..4]是CY7C68013-128PIN用來訪問雙端口的地址，ADDR[7..0]L為低8位,，PA[7..4]為高4位,；ADDR[11..0]R是FPGA用來訪問雙端口的地址。

3.2 FPGA邏輯功能
　　FPGA主要完成多通道協(xié)議IP核邏輯和自檢測(cè)" title="自檢測(cè)">自檢測(cè)邏輯^[4],。多通道協(xié)議IP核邏輯的主要功能是實(shí)現(xiàn)ΓОСТ18977標(biāo)準(zhǔn),，它既能接收經(jīng)過轉(zhuǎn)換的,、符合ΓОСТ18977標(biāo)準(zhǔn)的數(shù)字信號(hào)并將其送入CPU或其他設(shè)備，又能將CPU或其他設(shè)備發(fā)出的數(shù)字信號(hào)按照ΓОСТ18977標(biāo)準(zhǔn)的數(shù)據(jù)格式輸出,。該IP核提供8通道同時(shí)收發(fā),，且每路通道數(shù)據(jù)傳輸相互獨(dú)立,；每個(gè)通道可以單獨(dú)定義總線頻率及通道標(biāo)志,，可以選擇是否允許校驗(yàn)，其校驗(yàn)方式可單獨(dú)定義為奇校驗(yàn)或偶校驗(yàn)等,。另外,，IP核提供8、16,、32位的CPU總線接口,。本系統(tǒng)IP核采用4通道同時(shí)收發(fā)，16位CPU數(shù)據(jù)總線接口,。自檢測(cè)邏輯主要是對(duì)板卡進(jìn)行發(fā)送和接收通道功能自檢測(cè),。
　　由上述分析可知,，F(xiàn)PGA的主要功能為：(1)實(shí)現(xiàn)多通道數(shù)據(jù)傳輸協(xié)議,；(2)實(shí)現(xiàn)自檢測(cè)邏輯；(3)提供訪問IDT7025的控制信號(hào),、地址信號(hào)和數(shù)據(jù),；(4)對(duì)可能到來的4通道中斷信號(hào)排隊(duì)；(5)向USB提供數(shù)據(jù)滿信號(hào)(RAMRX1FULL等),、未滿信號(hào)（RXNOTFULL）和字計(jì)數(shù)器(COUNT[7..0]),；(6)接收USB傳來的數(shù)據(jù)滿信號(hào)(TXFULL)、未滿信號(hào)(TXNOTFULL),、字計(jì)數(shù)器(PE[7..0])和RAM地址塊選擇信號(hào)(PA[7..4]),；(7)提供與CY7C68013-128PIN內(nèi)嵌8051CPU的接口。
3.3 ΓОСТ18977標(biāo)準(zhǔn)的接口
3.3.1 接口芯片選擇
　　由于ΓОСТ18977標(biāo)準(zhǔn)與相應(yīng)的ARINC429總線的電平定義基本一致,，區(qū)別僅在于ΓОСТ18977標(biāo)準(zhǔn)對(duì)接收端的公差稍小,，所以接口器件選用HOLT公司的ARINC429總線接口芯片，完全可以滿足系統(tǒng)的要求,。發(fā)送通道選用HI-8585,，可將一路TTL信號(hào)轉(zhuǎn)換成雙極歸零制電平信號(hào)；接收通道選用HI-8482,，可將兩路雙極歸零制電平信號(hào)轉(zhuǎn)換成兩路TTL信號(hào),。
3.3.2 供電方案
　　因?yàn)榻涌谛酒琀I-8585和HI-8482電源電壓工作在12V或15V，考慮到多通道收發(fā)對(duì)電源功率的要求,，僅靠USB供電不能滿足系統(tǒng)的需要,，因此本系統(tǒng)采用PS/2接口以輔助供電,。
3.4 工作流程
　　本系統(tǒng)設(shè)計(jì)四通道同時(shí)收發(fā)，其過程相對(duì)復(fù)雜,，考慮到各通道收發(fā)過程非常類似,，所以僅以收發(fā)通道1為例介紹其流程^[5]。
3.4.1 數(shù)據(jù)發(fā)送工作流程
　　數(shù)據(jù)發(fā)送分為大批量數(shù)據(jù)發(fā)送和小批量數(shù)據(jù)發(fā)送兩種情況,。(1)大批量數(shù)據(jù)發(fā)送：當(dāng)發(fā)送數(shù)據(jù)達(dá)到256×16位時(shí),，CY7C68013-128PIN將產(chǎn)生數(shù)據(jù)滿信號(hào)(TXFULL)，PA[7..4]提供RAM數(shù)據(jù)塊選擇信號(hào),，F(xiàn)PGA通過這兩個(gè)信號(hào)讀取相應(yīng)的RAM空間,，得到256×16位數(shù)據(jù)。(2)小批量數(shù)據(jù)發(fā)送：CY7C68013-128PIN將產(chǎn)生數(shù)據(jù)未滿信號(hào)（TXNOTFULL）,，PA[7..4]提供RAM數(shù)據(jù)塊選擇信號(hào),，PE[7..0]提供數(shù)據(jù)字個(gè)數(shù)計(jì)數(shù)器，F(xiàn)PGA通過這三個(gè)信號(hào)讀取相應(yīng)的RAM空間得到相應(yīng)的數(shù)據(jù),。最后,，F(xiàn)PGA通過多通道IP核完成數(shù)據(jù)發(fā)送。
3.4.2 數(shù)據(jù)接收" title="數(shù)據(jù)接收">數(shù)據(jù)接收工作流程
　　數(shù)據(jù)接收分為大批量數(shù)據(jù)接收和小批量數(shù)據(jù)接收兩種情況,。(1)大批量數(shù)據(jù)接收：當(dāng)接收數(shù)據(jù)達(dá)到256×16位時(shí),，F(xiàn)PGA將產(chǎn)生數(shù)據(jù)滿信號(hào)（RAMRX1FULL），CY7C68013-128PIN通過此信號(hào)啟動(dòng)GPIF波形,，連續(xù)讀取RAM空間內(nèi)256×16位數(shù)據(jù),。(2)小批量數(shù)據(jù)發(fā)送：當(dāng)FPGA內(nèi)計(jì)數(shù)器連續(xù)檢測(cè)到N個(gè)時(shí)間間隙（N值取決于實(shí)時(shí)性要求，本系統(tǒng)為5）沒有數(shù)據(jù)接收時(shí),，將產(chǎn)生數(shù)據(jù)未滿信號(hào)（RAMRXNOTFULL）,，同時(shí)CHANNEL[3..0]提供RAM數(shù)據(jù)塊選擇信號(hào),COUNT[7..0]提供數(shù)據(jù)字個(gè)數(shù)計(jì)數(shù)器，CY7C68013-128PIN通過這三個(gè)信號(hào)讀取相應(yīng)的RAM空間得到接收的數(shù)據(jù),。接收的數(shù)據(jù)通過USB數(shù)據(jù)線傳送到PC機(jī),。
4 USB器件CY7C68013的設(shè)計(jì)
4.1 GPIF波形描述符" title="描述符">描述符的實(shí)現(xiàn)機(jī)制
　　GPIF是CY7C68013內(nèi)FIFO的內(nèi)部控制器。此方式下,，接口內(nèi)核可產(chǎn)生6個(gè)控制信號(hào)(CTL0～CTL5),、9個(gè)地址信號(hào)(ADDR0～ADDR8)，可以接收6個(gè)外部輸入(RDY0～RDY5)和2個(gè)內(nèi)部輸入,，還有時(shí)鐘信號(hào)IFCLK和可選的8位FD[7..0]或16位FD[15..0]數(shù)據(jù)總線^[6],。CY7C68013有四個(gè)波形描述符控制各個(gè)狀態(tài)，分別為單次讀,、單次寫,、FIFO讀、FIFO寫,。這些波形描述符可以隨意配置給任何一個(gè)端點(diǎn)FIFO,。每個(gè)波形描述符包含S0～S6 7個(gè)有效狀態(tài)和一個(gè)空閑狀態(tài),。在每個(gè)有效狀態(tài)對(duì)應(yīng)的時(shí)間內(nèi)，經(jīng)過預(yù)先定義,，GPIF可以做以下幾件事：(1)驅(qū)動(dòng)（使高或使低）或懸浮控制信號(hào),；(2)采樣或驅(qū)動(dòng)FIFO的數(shù)據(jù)總線；(3)增加GPIF地址總線值,；(4)增加指向當(dāng)前FIFO指針的值,；(5)啟動(dòng)GPIFWF(波形描述符)中斷。除此之外,，在每個(gè)狀態(tài),，GPIF可以對(duì)下面信號(hào)中的任意兩個(gè)采樣：(1)RDY輸入端；(2)FIFO狀態(tài)標(biāo)志位,；(3)內(nèi)部RDY標(biāo)志,；(4)傳輸計(jì)數(shù)終止標(biāo)志位。然后把這兩個(gè)信號(hào)相與,、相或,、相異或，根據(jù)結(jié)果跳轉(zhuǎn)到其他任意一個(gè)狀態(tài)或延遲1～256個(gè)時(shí)鐘周期,。當(dāng)然也可以根據(jù)一個(gè)信號(hào)跳轉(zhuǎn),。每次波形描述符執(zhí)行結(jié)束后必須跳轉(zhuǎn)到空閑狀態(tài)結(jié)束。在GPIF控制其總線進(jìn)行傳輸?shù)倪^程中,，不需要CPU的干預(yù),，可直接通過FIFO與USB總線進(jìn)行數(shù)據(jù)交換,。在GPIF接口上同一時(shí)刻只能有一個(gè)波形描述符在執(zhí)行,，要更換波形描述符必須等到上個(gè)波形描述符執(zhí)行完畢。
　　利用Cypress公司提供的GPIF Designer可以方便地生成波形描述符源文件GPIF.c,，其主要包括初始變量的設(shè)置和GPIF初始化函數(shù)GPIFInit,。本系統(tǒng)采用16位數(shù)據(jù)總線FD[15..0]、8位地址總線ADDR[7..0],、3個(gè)控制線(CTL0選通IDT7025的R/WL,，CTL1選通CEL，CTL2選通OEL),。RDY[3..0]接收4個(gè)通道的接收滿信號(hào)RAMRXFULL[4..1],，另外PA[7..2]、PA0,、PE[7..0]提供地址輔助信息,。圖2為FIFO讀波形描述符。