比利時(shí)IMEC分別與東電電子、美國科林研發(fā)公司（Lam Research）合作,，對(duì)7nm工藝以后的邏輯LSI及存儲(chǔ)器用布線技術(shù)展開研究,，并在“IEEE 2015 International Interconnect Technology Conference（IITC）”（2015年5月18～21日，法國格勒諾布爾）公布了結(jié)果,。

　　圖2：在鈀/鎢（Pd/W）底面的28nm直徑孔穴（寬高比4.5）中,，利用化學(xué)鍍沉積的Co。左起依次是沉積途中,、理想沉積,、過度沉積狀態(tài)

　　IMEC與東電電子合作開發(fā)的，是能夠替代廣泛普及的銅（Cu）布線的鑲嵌工藝,，通過對(duì)Cu布線進(jìn)行直接蝕刻,，制作布線圖案的方法。展現(xiàn)出了解決布線電阻和可靠性課題的可能性,。

　　直接蝕刻Cu布線制作圖案

　　最尖端的器件使用鑲嵌而成的Cu布線,，但溝槽寬度會(huì)限制粒度，因此,，在晶界增加引發(fā)的表面散射的作用下,，布線電阻會(huì)大幅升高。而且,，晶界增加后,，電遷移將會(huì)加劇，從而出現(xiàn)布線內(nèi)Cu的體積減少,、可靠性降低的課題,。

　　IMEC與東電電子很早就為替代傳統(tǒng)的Cu鑲嵌工藝，圍繞利用直接蝕刻制作Cu布線圖案的方法展開了基礎(chǔ)研究（圖1）,。此次的研究結(jié)果表明,，該方法在兩點(diǎn)上具有優(yōu)勢(shì)。第一，通過使用直接蝕刻,，可以擴(kuò)大粒度,，降低布線電阻。第二,，通過在蝕刻后防止暴露在空氣中,，利用硅氮化膜進(jìn)行密封，可以遏制Cu的氧化,，使Cu/Si氮化膜成為電界面,，從而可以遏制電遷移。

　　利用化學(xué)鍍填入Co

　　另一方面,，IMEC與科林研發(fā)公司合作開發(fā)的,，是利用化學(xué)鍍（electroless deposition：ELD）的方法，選擇性地在通孔及接觸孔中填入鈷（Co）的技術(shù)（圖2）,。接觸孔在鎢（W）底面的上方,、通孔在Cu底面的上方選擇性沉積Co。Co可以遏制孔穴的發(fā)生,，因此與使用Cu相比,，可以降低布線電阻。ELD法與通常的CVD法相比,，可以降低成本,，而且成本有望低于填入Cu的方法。Co即使與低介電常數(shù)（low-k）的材料直接接觸,，也不會(huì)降低可靠性,。

　　以上兩項(xiàng)發(fā)表雖然都還處于基礎(chǔ)研究階段，但在今后,，該公司還將鎖定7nm工藝以后的技術(shù),，開展具體的應(yīng)用研究。這次的結(jié)果得到了IMEC的核心CMOS項(xiàng)目的合作伙伴（美國GLOBALFOUNDRIES公司,、美國英特爾公司,、美國美光科技公司、韓國三星電子公司,、臺(tái)灣TSMC,，韓國SK海力士公司、松下,、富士通半導(dǎo)體,、索尼）的協(xié)助，技術(shù)將優(yōu)先提供給這些企業(yè),。