文獻(xiàn)標(biāo)識(shí)碼: A
文章編號(hào): 0258-7998(2015)06-0038-04
0 引言
近年來,隨著數(shù)字電視,、通信雷達(dá),、航空航天等領(lǐng)域技術(shù)的快速發(fā)展,,對(duì)信號(hào)發(fā)生器的要求也越來越高,在一些特殊場(chǎng)合,,傳統(tǒng)的信號(hào)發(fā)生器已經(jīng)難以滿足設(shè)計(jì)的需求[1],。直接數(shù)字頻率合成(DDS)技術(shù)自問世以來,由于其具有相對(duì)帶寬大,、低成本,、高分辨率和快速轉(zhuǎn)換時(shí)間等優(yōu)點(diǎn)[2],得到了越來越多的重視和應(yīng)用,。但DDS技術(shù)輸出雜散多而且抑制不強(qiáng)成為限制其發(fā)展應(yīng)用的關(guān)鍵所在,。傳統(tǒng)的DDS設(shè)計(jì)中,雜散抑制僅僅通過低通濾波器,,可以在一定程度上濾除部分雜散,,但在某些高頻信號(hào)中無法滿足要求。文獻(xiàn)[3]提出了利用信號(hào)對(duì)稱性進(jìn)行波形數(shù)據(jù)ROM壓縮,,雖然在根本上抑制了相位截?cái)嗾`差和幅度量化誤差,,但由于只能壓縮到原有的1/4,效果不是非常明顯,。文獻(xiàn)[4]提出了相位擾動(dòng)技術(shù)來抑制相位截?cái)嗾`差,,但是只對(duì)邊帶雜散有抑制,對(duì)底邊的雜散抑制不明顯,。本文針對(duì)幅度量化誤差和相位截?cái)嗾`差,,應(yīng)用基于對(duì)稱性+Sunderland構(gòu)造對(duì)數(shù)據(jù)ROM進(jìn)行壓縮,可以將其壓縮為原來的1/12,。同時(shí)設(shè)計(jì)了延時(shí)抖動(dòng)法和LC校正電路對(duì)相位截?cái)嗾`差和幅度量化誤差進(jìn)行了有效的抑制,。
1 DDS基本原理及雜散分析
1.1 DDS基本原理
直接數(shù)字頻率合成器(DDS)基本原理如圖1所示。
DDS一般由基準(zhǔn)時(shí)鐘源,、相位累加器,、相位調(diào)制器、波形存儲(chǔ)器,、幅度調(diào)制器,、D/A轉(zhuǎn)換器和低通濾波器LPF組成[5]。整個(gè)系統(tǒng)在相同時(shí)鐘clk控制下,,在每個(gè)時(shí)鐘周期,,頻率控制字M與N位相位累加器進(jìn)行1次累加運(yùn)算。相位累加器輸出的相位作為地址送到數(shù)據(jù)ROM表,,尋址存在ROM的波形幅度量化值數(shù)據(jù),,然后輸出,完成相位數(shù)據(jù)到幅度的變化,,再經(jīng)過低通濾波器處理后得到理想的波形,。
1.2 DDS雜散分析
由于芯片資源的限制,,導(dǎo)致數(shù)據(jù)ROM無法做到足夠大,因此對(duì)幅度值進(jìn)行了近似的存儲(chǔ),,幅度量化誤差就是由省略部分產(chǎn)生的,。同時(shí),因?yàn)橐螽a(chǎn)生的波形與幅度量化誤差具有相同的周期,,所以幅度量化誤差不會(huì)引人其他的雜散,。
由此可見,如果數(shù)據(jù)ROM多存儲(chǔ)一位,,信噪比就改善約6.02 dB,。
也是因?yàn)閿?shù)據(jù)ROM容量大小的限制,一般B取32位或48位,,由相位累加器的高H位來尋址,,這就導(dǎo)致舍去了L=B-H位,從而造成相位截?cái)嗾`差,。
設(shè)信號(hào)S(n)為:
對(duì)l(t)進(jìn)行傅里葉級(jí)數(shù)展開得:
綜上所述,,如果數(shù)據(jù)ROM舍位加一位,相位截?cái)嗾`差引起的雜散就會(huì)增加約6.02 dB,。
由以上幅度量化誤差和相位截?cái)嗾`差來源來看,,對(duì)數(shù)據(jù)ROM的壓縮可以增大數(shù)據(jù)容量,從而有效地對(duì)雜散進(jìn)行抑制,。本文又分別設(shè)計(jì)了延時(shí)抖動(dòng)法來對(duì)相位截?cái)嗾`差進(jìn)行抑制,,在外圍硬件部分設(shè)計(jì)幅頻校正電路對(duì)幅度進(jìn)行了校正。
2 雜散抑制處理
2.1 基于對(duì)稱性的Sunderland數(shù)據(jù)ROM壓縮法
2.2 延時(shí)疊加抖動(dòng)法
實(shí)際DDS實(shí)現(xiàn)中相對(duì)于幅度量化誤差相位截?cái)嗾`差影響更大,,相位截?cái)嗾`差主要是由于誤差序列的周期性造成的,相位抖動(dòng)法就是依靠打破這種周期性及與信號(hào)的相關(guān)性,,使其從離散譜變成連續(xù)譜,,從而達(dá)到抑制雜散的作用。同時(shí)針對(duì)主頻譜線的邊帶噪聲,,設(shè)計(jì)了延時(shí)疊加法,,提高了信號(hào)的信噪比,從而達(dá)到抑制雜散的作用,。延時(shí)疊加抖動(dòng)法結(jié)構(gòu)如圖2所示,。
設(shè)頻率控制字K=00000000000000000000000011111111,B=10,,L=3進(jìn)行Matlab仿真,,分別得到?jīng)]有進(jìn)行抑制的頻譜和添加了延時(shí)疊加抖動(dòng)處理的頻譜,如圖3,、圖4所示,。
通過對(duì)圖3,、圖4進(jìn)行對(duì)比,可以明顯看到,,加入延時(shí)抖動(dòng)處理以后邊帶雜散被明顯抑制,,同時(shí)底部噪聲也受到抑制。
2.3 幅頻校正電路設(shè)計(jì)
由于幅度量化誤差的存在,,以及元器件性能的限制,,當(dāng)頻率過高時(shí)會(huì)造成信號(hào)幅度的衰減,所以要想得到理想精度的波形需要對(duì)信號(hào)頻率進(jìn)行校正,,同時(shí)對(duì)信號(hào)進(jìn)行適當(dāng)?shù)姆糯蠡蛩p,。利用LC振蕩電路在實(shí)際情況下諧振帶寬比較寬的特性,使得輸出的信號(hào)在其衰減的頻帶上與LC振蕩電路放大的頻帶相對(duì)應(yīng),,起到對(duì)信號(hào)幅度進(jìn)行補(bǔ)償?shù)淖饔?,從而使得輸出信?hào)滿足精度要求。LC校正電路結(jié)構(gòu)如圖5所示,。
3 系統(tǒng)總體設(shè)計(jì)方案
系統(tǒng)以Altera公司的FPGA芯片EP4CE6E22C8為核心,,以14位DAC芯片AD5682為模擬輸出。整個(gè)系統(tǒng)由FPGA提供統(tǒng)一的時(shí)鐘信號(hào),,通過上位機(jī)輸入所要產(chǎn)生的波形參數(shù)或選取已定制好的波形,,通過串口通信與單片機(jī)進(jìn)行通信,再由單片機(jī)將參數(shù)轉(zhuǎn)化為16位數(shù)據(jù)流發(fā)送到FPGA,,最后經(jīng)過FPGA運(yùn)算,,產(chǎn)生相應(yīng)波形。系統(tǒng)總體設(shè)計(jì)方案如圖6所示,。
4 數(shù)據(jù)測(cè)試與結(jié)果分析
完成設(shè)計(jì)后,,采用北京普源精電公司的DS1052E型示波器對(duì)整個(gè)系統(tǒng)的功能進(jìn)行了測(cè)試,測(cè)試參數(shù)如下所示:
(1)波形:AM調(diào)制,、脈沖調(diào)制,、某型雷達(dá)測(cè)相信號(hào)。
(2)頻率范圍:≤30 MHz,。
(3)幅度范圍:≤6.7 V,。
(4)幅度精度:0.01 V。
圖7~圖8所示是從示波器上直接截取下來的圖像,。
從實(shí)驗(yàn)結(jié)果中可以看出,,信號(hào)發(fā)生器能夠產(chǎn)生任意參數(shù)要求的波形,同時(shí)在產(chǎn)生正弦波等各種波形時(shí)曲線光滑,,高頻階段沒有出現(xiàn)衰減誤差,。實(shí)驗(yàn)結(jié)果證明,信號(hào)發(fā)生器可以產(chǎn)生穩(wěn)定度高,、雜散少的任意波形,,最高可以產(chǎn)生50 MHz信號(hào),,峰峰值達(dá)到6.7 V。
5 結(jié)論
本文從DDS雜散來源推導(dǎo)了雜散對(duì)整個(gè)波形的影響,,應(yīng)用了新型數(shù)據(jù)ROM壓縮方法從而擴(kuò)大了取點(diǎn)的個(gè)數(shù),,從根本上抑制了幅度量化誤差和相位截?cái)嗾`差;采用延遲抖動(dòng)法對(duì)相位截?cái)嗾`差進(jìn)行了有效的抑制,;同時(shí)設(shè)計(jì)了LC校正電路,,對(duì)出現(xiàn)的高頻幅度衰減進(jìn)行補(bǔ)償,使波形達(dá)到設(shè)計(jì)要求,。設(shè)計(jì)的任意信號(hào)發(fā)生器可以產(chǎn)生正弦波,、方波、AM,、脈沖調(diào)制以及其他任意波形,。
參考文獻(xiàn)
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