0 引言

    可編程交流電源是實驗室與科研機構必不可少的工具,，在研發(fā)和產品測試中,，對于輸出電壓或者電流的幅值、頻率,、相位,、波形等都有一定的要求^[1-3]。而我國市電的規(guī)定為單相50 Hz/220 V或三相50 Hz/380 V的交流電，幅值的調節(jié)可以直接通過變壓器完成,，但頻率和相位的調節(jié)具有一定難度,，且變壓器輸出電壓、電流會隨負載變化無法得到穩(wěn)定的交流電源,。所以對于具有穩(wěn)定輸出,、參數可靈活調節(jié)的可編程交流電源的研究日益迫切^[4-5]。

    現有的許多可編程交流電源多采用PWM整流與逆變技術來實現,，其輸出頻率,、相位等參數可設，但輸出精度與分辨率不高,，波形質量不理想,，且硬件實現過程復雜，成本高,。本文介紹的可編程交流電源以兩片STM32F103ZET6處理器為控制核心,，一片用于利用其內置DAC擬合波形，另一片完成反饋和人機交互等任務,。作反饋時,，根據實際輸出和設定輸出的差值，應用了數字PID算法調整輸出,，使得輸出能夠快速且穩(wěn)定響應至所預設的值^[6-7],。該電源具有兩路輸出，各路輸出的幅值,、頻率,、相位差可不間斷連續(xù)調整，其中頻率與相位的分辨率分別可達0.05 Hz,、0.25度,，各次諧波成分可任意疊加，最高至31次,。各裝置之間可以級聯,，滿足需多路輸出的測試場合。

1 系統(tǒng)工作原理與硬件實現

    基于DAC波形擬合輸出的可編程交流電源系統(tǒng)主要由主控芯片STM32F103ZET6,、濾波,、功率放大、變壓器,、顯示,、按鍵燈模塊構成。系統(tǒng)原理框圖如圖1所示,，CPU2根據輸出要求,，通過按鍵、顯示環(huán)節(jié)設置好輸出參數，由SPI串行總線將數據傳至CPU1,，并用其內置12 bit DAC擬合出對應的波形并輸出,。由于DAC擬合出的波形為階梯波，需對擬合出的波形進行濾波處理,，先低通濾波后串電容進行交流耦合來提高波形質量,。之后再對濾波后的波形進行功率放大處理，其中功放環(huán)節(jié)的增益為20 dB,，可以對波形幅值進行適當放大,。功率放大后的波形，按需選擇相應的電壓型或者電流型變壓器接入即可得到所需的輸出,。在設定好幅值,、頻率、相位等參數并使之輸出期間,，CPU2對最終輸出的信號進行采集并計算,，應用PID算法調節(jié)誤差，使輸出快速且穩(wěn)定地響應至設定值,，同時通過LCD液晶屏顯示各輸出參數,。

1.1 處理器內置DAC

    本裝置選用的處理器芯片為STM32F103ZET6，其內置2個DAC轉換器,。每個轉換器對應一個通道,，可以獨立地進行轉換,，也可以同時進行轉換并同步地更新2個通道的輸出,，位數8 bit或12 bit可選設，觸發(fā)方式有外部中斷,、內部定時器等^[8],。每個通道都可以配合DMA使用，減少CPU的工作量,。本裝置利用處理器內置DAC的這些特性,，可以方便且快速地擬合出各種波形，波形生成過程的邏輯框圖見圖2,。

    本系統(tǒng)波形擬合過程如圖2所示,，CPU內置DAC邏輯控制單元在收到觸發(fā)信號后，向DMA請求將總線控制權交給DMA控制器,。DMA找到存放在內存中擬合波形數據的地址,，并將對應的數據通過總線“搬運”至DAC的DAC_DHRx寄存器內，待1個或3個APB1時鐘周期后,，數據會自動傳入DAC_DORx寄存器,，之后數模轉換器將輸出對應的電平信號。最終DAC的輸出滿足下式的關系：

    式(1)中V_ref為參考電平，DOR為傳入至DAC_DORx寄存器中波形數據的值,。

1.2 功率放大模塊

    通常在對一些電氣設備進行測試時,，要求測試電源要有一定的帶載能力，本電源應用了大功率混合功放SHM1150Ⅱ對DAC擬合出的波形進行功率放大,。該功放是由一個雙極型晶體管與VMOS管混合組成的音頻集成功率放大器,，其允許供電電壓為±12～±50 V，最大輸出功率可達150 W,，失真度低于0.01%,，頻率響應范圍為0～380 kHz^[9]。外部接線圖如圖3,，無需外接其他元件即可工作,，使用方便。

2 波形擬合算法

    本系統(tǒng)交流波形的生成是將事先擬合好的波形數據存在內存中,，待收到輸出指令后將數據輸送至DAC寄存器中擬合輸出,。波形擬合公式如下：

式中，數組X[n]為擬合的交流波形點,，n=0,，1，2,，…,，N-1；A_m為各次諧波幅值,，m=1,，2，…,，M,；N為每周波擬合的點數，M為諧波次數,。

    DAC擬合出的交流波形為數字信號,，從時域上看為階梯波，每周波點數的多少對波形的質量有著直接的影響,。對本系統(tǒng)DAC擬合出的頻率為50 Hz的數字交流信號進行實測采樣并進行了分析,，采樣頻率為51 200 Hz。圖4(a)和圖4(b)分別為每周波擬合點數為36和1440的時域波形圖,。

    由圖4(a)可知,，每周波擬合點數為36時輸出的波形能明顯看出階梯的痕跡，且經分析有高次諧波分布在1 800 Hz和3 800 Hz左右的頻段內,。所以每周波擬合點數不足不僅影響了波形的質量還會使輸出信號中無法疊加高次諧波成分,。而由圖4(b)可看出,，每周波擬合點數為1 440時輸出的波形較“光滑”，波形質量較好,，滿足電源設計要求,。

    交流信號頻率的調節(jié)是通過改變點與點之間輸出時間間隔Δt來實現，信號頻率與Δt的關系如下：

式中,，f為輸出信號頻率,，N為每周波擬合點數(本系統(tǒng)設計N為1 440)。若輸出信號f=50 Hz,，則Δt為1/72 000 s,，由于STM32F103ZET6工作頻率在72 MHz，所以只需將觸發(fā)DAC輸出的定時器自動重裝載寄存器周期的值設置為999即可,。定時時間值計算公式為：

    輸出兩路交流信號之間相位差的調節(jié)則根據波形擬合點數據數組,，選擇不同的起始位置觸發(fā)來實現。設兩路輸出分別為A和B,，存放波形擬合點的數組為DATA[2N],，N為每周波擬合點數，本系統(tǒng)為1440,。若A,、B兩路觸發(fā)起始位置分別為DATA[n1]、DATA[n2],，當n1=n2時,，A路與B路的相位差為0°；當n1=0,，n2=360時相位關系為A路超前B路90°,。相位分辨率為360/1440=0.25°， A與B的相位差關系為：

式(5)中,，若n1>n2,，則A路超前B路Ph度；若n1=n2,，則同相位；若n1<n2,，則A路滯后B路Ph度,。

    幅值的調節(jié)由式(1)可知，可通過改變輸入DAC寄存器DAC_DHRx中DOR的值實現,，即對波形擬合點數組中的數據乘以一個系數α,，為V=α×DATA[2N]，其中V為輸出信號的幅值,。

3 輸出反饋算法

    電源的輸出與負載有著密切聯系,，負載的性質影響著輸出信號間的相位關系,，負載阻抗的大小會對輸出信號的幅值造成影響。為了使最終的輸出與預設的值一致,，本電源采用數字增量PID算法來控制輸出,，其原理簡化示意圖如圖5所示。

    對于最終輸出的信號,，經互感器變換,、AD采集、CPU2計算等處理后,，記反饋信號為y(k),，預設輸入為r(k)，則偏差為：

    u(0)為控制量的基值,；u(k)為第k次采樣處理后的控制,；K_p為比例放大系數；T_I為積分時間常數,；T_D為微分數,；T_S為采樣周期^[10]。由算法可知,，只需求得相近三次偏差e(k),、e(k-1)、e(k-2),，并設定好q₀,、q₁、q₂,，就可以計算出應該調整的增量Δu(k),。根據此值調整D/A輸出，使輸出能快速且穩(wěn)定地響應至預設值,。

4 系統(tǒng)軟件設計

    本系統(tǒng)擬合點的數據是通過DMA傳輸到DAC寄存器,，由定時器觸發(fā)，輸出的幅值,、頻率,、相位等參數的改變是在本周波結束后下一個周波開始改變。所以主程序在運行過程中,，可以方便且連續(xù)地改變輸出,，即通過按鍵改變輸出參數并傳輸至DAC寄存器，在此期間DAC保持原有輸出不變,，待DMA將新波形數據點搬運至DAC寄存器完畢后,，下一個周波開始的輸出即為改變后的輸出。系統(tǒng)主程序流程圖如圖6所示,。

5 樣機輸出測試

    對于各輸出參數的測試,，本文選用精度為24位的動態(tài)信號分析儀IOtech 652u,，對輸出信號進行采樣并計算分析。

    表1為輸出信號幅值測試結果,，其中設定信號為50 Hz的基波與其他次諧波疊加和,，給定與實際輸出的相對誤差在0.1%以內，精度滿足常用測試要求,。

    表2為輸出信號頻率測試結果,，裝置頻率調節(jié)分辨率為0.05 Hz。設定與實際輸出之間的相對誤差小于0.01%,，在100 Hz以內頻率誤差低于0.001 Hz,，小于調節(jié)分辨率，滿足保護裝置等設備的測試要求,。

    表3為兩路輸出信號之間相位差的測試結果,。設定值與實際值之間相差小于0.1°，可用于同期裝置等場合的測試,。

6 結語

    本可編程電源用STM32F103ZET6內置DAC擬合波形作輸出,，使得幅值、頻率,、相位均連續(xù)可調,，頻率域相位的分辨率相比逆變方式明顯提高，且波形質量明顯得到改善,。應用了上文所述的波形擬合算法,，方便了各次諧波的疊加，反饋應用了數字PID算法,，提高了響應的速度與輸出的精度,。最后對裝置的各項輸出進行了測試，通過測試結果可以看出,，輸出信號精度較高,，滿足應用要求。

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