李天煜,，呂婧,，肖鐘凱，張國平

　　(1.桂林電子科技大學 電子工程與自動化學院,，廣西 桂林 541004,；2.中國科學院 深圳先進技術研究院，廣東 深圳 518055）

　　摘要：主要介紹了一種寬頻帶,、相位噪聲低,、雜散抑制度高的頻率合成系統(tǒng)。該設計使用了頻率合成芯片ADF4351和高速可編程芯片F(xiàn)PGA來完成自適應控制,，不僅實現(xiàn)了輸出頻率范圍35 MHz~4 .400 GHz,、功率可調(diào)范圍為-4 dBm~5 dBm的低相噪穩(wěn)定的頻率源，同時還實現(xiàn)了對全頻帶頻率的轉(zhuǎn)換時間和跳頻范圍的智能控制,。

      關鍵詞：自適應,；寬頻帶；頻率合成,；ADF4351,；FPGA

　　0引言

　　隨著無線通信的不斷發(fā)展，對頻率源的頻率穩(wěn)定度,、頻譜純度,、頻率范圍以及輸出頻率點數(shù)的要求也越來越高 ［1］,。本設計與傳統(tǒng)的頻率合成系統(tǒng)相比,，在實現(xiàn)輸出頻帶范圍大、低相噪,、穩(wěn)定的頻率源的基礎上,，通過智能控制完成了一種自適應的寬頻信號源的輸出，可根據(jù)不同的頻段來選擇分辨率和頻率轉(zhuǎn)換時間以及輸出功率的大??；同時簡化了電路設計，降低了成本,。

1原理和方案設計

　　頻率合成器的優(yōu)劣直接影響系統(tǒng)的性能,。常用的頻率合成方式有直接模擬頻率合成（DAS）,、直接頻率合成（DDS）及鎖相頻率合成（PLL）。DAS電路頻率轉(zhuǎn)換時間短且頻率間隔小,，但由于使用了大量的混頻,、分頻、倍頻和濾波,，使得頻率合成器體積大,、成本高、結(jié)構(gòu)復雜,、容易產(chǎn)生雜散分量且難于抑制,；DDS電路分辨率高、頻率切換速度快,，但是受Nyquist采樣定理的限制,，目前很難做到較高頻率的輸出，輸出頻譜也比較雜散［1］,。而鎖相環(huán)技術具有輸出頻率高,、頻率穩(wěn)定度高、頻譜純,、寄生雜波小以及噪聲低等優(yōu)點,，但頻率切換之間速度會比較慢［2］。這就需要在頻率源質(zhì)量和頻率切換之間做一個折中的選擇,，在保證頻譜質(zhì)量的前提下,，如何最大限度地縮短頻率切換時間。

　　本設計主要應用了高性能,、高集成度的頻率合成芯片ADF4351和可編程邏輯門陣列FPGA實現(xiàn)預想的功能,。ADF4351利用了鎖相環(huán)的技術，具有輸出頻率頻帶寬,、頻譜質(zhì)量高的優(yōu)點,，并且該芯片體積小、頻率鎖定時間短,，解決了傳統(tǒng)鎖相環(huán)電路體積大,，分立元件的不穩(wěn)定性，簡化了電路的結(jié)構(gòu)［3］,，通過環(huán)路濾波電路的優(yōu)化和芯片內(nèi)部的控制可以縮短快速鎖定時間,，提高頻率切換速度。

　　本系統(tǒng)設計框圖如圖1所示,，主要是由FPGA芯片Spartan6,、頻率合成芯片ADF4351、26 MHz溫補晶振,、環(huán)路濾波電路及芯片外圍電路和 PC組成,。整個系統(tǒng)主要包括頻率自適應控制和環(huán)路濾波器的設計,。

2系統(tǒng)實現(xiàn)

　　2.1頻率自適應控制

　　2.1.1ADF4351頻率合成器芯片特性

　　ADF4351芯片結(jié)合外部環(huán)路濾波器和外部參考頻率，可以實現(xiàn)小數(shù)N分頻或整數(shù)N分頻的鎖相環(huán)頻率合成器,，涵蓋了從35 MHz~4.4 GHz一些主要的工作頻段,。同時它包含周跳減少的特性，擴展了PDF的線性范圍,，從而加快鎖定,，其鎖定時間的最小值可達20 μs［4］。

　　2.1.2ADF4351頻率源參數(shù)設計

　　射頻頻率合成器的編程公式為：

　　RFOUT=(INT+(FRAC/MOD))×(fPFD/diver)(1)

　　其中,RFOUT是電壓控制振蕩器（VCO）的輸出頻率,INT為整數(shù)分頻系數(shù),FRAC為小數(shù)分頻的分子（0~MOD－1）,MOD是小數(shù)分頻的模數(shù)（2~4 095）,，fPFD為鑒相器的間相頻率,diver為VCO輸出頻率的分頻系數(shù),。

　　鑒相頻率fPFD計算公式為：

　　fPFD=REFIN×［(1+D)/(R×(1+T))］(2)

　　其中,REFIN是參考輸入頻率,D是REFIN倍頻器位（0或1），R是二進制十位可編程參考計數(shù)器的預設分頻比（1~1 023）,，T是REFIN2分頻位（0或1）,。根據(jù)系統(tǒng)要求以及上述兩個公式，這里的固定的部分參數(shù)為：REFIN=26 MHz,，D=0,，T=1，R=1,。其他參數(shù)可自由切換,，實現(xiàn)頻率源的智能控制。

　　2.1.3FPGA控制頻率自適應輸出過程

　　本系統(tǒng)主控芯片使用了Xilinx公司的Spartan6,，它具有處理速度快,、邏輯資源豐富等優(yōu)勢。其控制過程主要分為參數(shù)配置過程和參數(shù)控制過程,。

　　參數(shù)配置主要包括FPGA從PC端接收參數(shù)數(shù)據(jù)包和ADF4351寄存器數(shù)據(jù)配置,。在PC端將控制參數(shù)經(jīng)串口傳給FPGA完成參數(shù)輸入。ADF4351的數(shù)字接口是標準的SPI接口,，用于配置寄存器數(shù)據(jù)的輸入,。這里只需控制CLK串行時鐘、DATA串行數(shù)據(jù),、LE控制使能3條信號線便可實現(xiàn)數(shù)據(jù)輸入,。CLK上升沿將32位寄存器數(shù)據(jù)按高位優(yōu)先的順序?qū)懭胂鄳募拇嫫鳎敿拇嫫鲾?shù)據(jù)配置完成后,，LE拉高完成對數(shù)據(jù)的鎖存,，完成對ADF4351芯片寄存器的配置,。芯片SPI傳輸速率最高可達50 MHz,，使用FPGA高速芯片控制減少了數(shù)據(jù)傳輸時間。

　　參數(shù)控制主要包括對控制參數(shù)的預處理和對RFOUT的智能控制,，根據(jù)系統(tǒng)要求僅僅固定了fPFD=26 MHz,，最終實現(xiàn)對RFOUT的智能控制,。首先要實現(xiàn)全頻段頻率源的生成，由式(1)可知,，需要對參數(shù)INT,、FRAC、MOD,、diver一一進行控制,。按ADF 4351內(nèi)部輸出頻率的分頻系數(shù)diver將頻段切割為與其一一對應的35~69 MHz、69~138 MHz,、138~275 MHz,、275~550 MHz、550~1 100 MHz,、1 100~2 200 MHz,、2 200~4 400 MHz 7個頻段，每個頻段按相應的算法分別計算出對應的INT,、FRAC,、MOD的數(shù)值，完成35 MHz~4.4 GHz全頻段任意頻率的生成,。由于這里采用了分段式操作,，而FPGA并行的工作方式恰恰滿足了對控制的要求，縮短了系統(tǒng)工作時間,，提高了效率和性能,。

　　在頻率生成控制的前端接收控制參數(shù)數(shù)據(jù)包，經(jīng)處理后可得以下5個控制變量：

　?。?）起始頻率：控制頻率生成的初始值,；

　　（2）截止頻率：控制頻率生成的終止值,；

　?。?）步進：每次頻率變化增加的值（最小精度為1 kHz）；

　?。?）保持時間：頻率跳變的時間間隔（最小時間為26 μs,，最大轉(zhuǎn)換穩(wěn)態(tài)時間為0.9 ms）；

　?。?）工作功率：控制ADF4351的輸出功率,。

　　經(jīng)過這5個參數(shù)的前端控制，得到可控的INT,、FRAC,、MOD、功率參數(shù)的數(shù)值，將其映射為ADF4351內(nèi)部可編程寄存器的值,，配置到 ADF4351芯片,，完成控制；實現(xiàn)了從35 MHz~4.4 GHz全頻段的頻率可控,、輸出功率可控,、速度可調(diào)的自動頻率源的生成，并且實現(xiàn)了全頻段的掃頻功能,。通過PC端可以不斷更新控制參數(shù),，完成智能控制。FPGA控制流程如圖2所示,?！　?/p>

　　2.2環(huán)路濾波器的設計

　　環(huán)路濾波器一方面能夠濾除鑒相器產(chǎn)生的高頻成分及其輸出波紋，同時還可以抑制帶外噪聲,，取出平均分量（即控制電壓）去控制VCO的輸出頻率,；另一方面它也是鎖相環(huán)的一個重要參數(shù)調(diào)節(jié)器件，決定了鎖相環(huán)的雜散抑制,、相位噪聲,、環(huán)路穩(wěn)定性、鎖定時間以及捷變時間等重要的環(huán)路參數(shù)［5］,。常見的環(huán)路濾波器有簡單的RC濾波器,、無源比例積分濾波器、有源比例積分濾波器3種 ［6］,。

　　圖3環(huán)路濾波電路設計本文根據(jù)ADIsimPLL的方案選用了簡單,、成本低的RC低通濾波器，設計了一個3階的RC濾波器,。設計的通道間隔為200 kHz,，環(huán)路帶寬為35 kHz，相位裕度為45o,，可以快速鎖定并減少周跳時間,。優(yōu)化后的濾波器電路如圖3所示。

3系統(tǒng)性能測試與數(shù)據(jù)分析

　　PC端通過串口給出了如下5組4位十六進制命令：03D8,、07D0,、0064、0001,、0001,，分別表示起始頻率1 000 MHz、截止頻率2 000 MHz,、步進100 MHz,、保持時間1 ms,、輸出功率-4 dBm。用頻譜儀測得中心頻率1 000 MHz輸出頻譜性能如圖4所示,。同時修改步進為1 MHz，并將ADF4351的MUXOUT輸出端設置為數(shù)字鎖定檢測模式,，當環(huán)路鎖定時MUXOUT輸出高電平,，環(huán)路失鎖時輸出低電平。圖5為輸出頻率從1 000 MHz跳變到1 001 MHz時MUXOUT的輸出電平變化,。

　　從圖4可看出輸出頻率的噪聲雜散信號比較低,，頻譜比較穩(wěn)定。其信號的頻寬為5 MHz,，分辨帶寬為47 kHz,，相位噪聲為-73.69 dBc/Hz@500 kHz。從圖5得到頻譜從1 000 MHz跳變到1 001 MHz的電平變化需要26.18 μs,，與計算的誤差相差0.18 μs,。測試的整體性能滿足系統(tǒng)設計的要求。

4系統(tǒng)性能對比

　　表1為各種頻率合成系統(tǒng)的性能指標,，經(jīng)比較發(fā)現(xiàn)本設計在全頻段有著低相噪,、雜散抑制好的輸出，且分辨率,、跳頻速度和電路體積等性能與其他系統(tǒng)相比有著明顯的優(yōu)勢,。

5結(jié)論

　　本設計實現(xiàn)了一個自適應的寬頻信號源的輸出。該設計具有體積小,、結(jié)構(gòu)簡單,、成本低、輸出頻帶寬,、頻率切換穩(wěn)定,、相噪低、雜散信號少等優(yōu)點,，可以作為寬頻收發(fā)機本振頻率源的輸入,，在頻譜監(jiān)測、頻譜感知等領域的應用有很好的前景,。

參考文獻

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