HDL Verifier 增加新的 FPGA 硬件在環(huán)測(cè)試功能

　　中國(guó)北京 – 2016年12月15日 – MathWorks今日發(fā)布了HDL Verifier中的新功能，用來(lái)加快 FPGA 在環(huán)（FIL）驗(yàn)證,。利用新的 FIL 功能,，可以更快地與 FPGA 板通信，實(shí)現(xiàn)更高的仿真時(shí)鐘頻率?，F(xiàn)在,，系統(tǒng)工程師和研究人員可以自信地快速確認(rèn)和驗(yàn)證 FPGA 設(shè)計(jì)在系統(tǒng)中按預(yù)期方式工作，從而節(jié)省開(kāi)發(fā)時(shí)間,。

　　隨著信號(hào)處理,、視覺(jué)影像處理和控制系統(tǒng)算法的復(fù)雜度不斷增加，在 FPGA 板上對(duì)硬件實(shí)現(xiàn)進(jìn)行仿真,，可以幫助驗(yàn)證設(shè)計(jì)在其系統(tǒng)環(huán)境中的工作情況,。用于 FIL 驗(yàn)證的 HDL Verifier 自動(dòng)設(shè)置 MATLAB 和 Simulink 測(cè)試環(huán)境，并將其與運(yùn)行于 FPGA 開(kāi)發(fā)板上的設(shè)計(jì)相連接,。這有助于實(shí)現(xiàn)在實(shí)際硬件上運(yùn)行的 FPGA 設(shè)計(jì)的高逼真度協(xié)同仿真,，同時(shí)復(fù)用開(kāi)發(fā)階段使用的測(cè)試環(huán)境。

　　R2016b 版允許工程師為其 FPGA 系統(tǒng)時(shí)鐘指定一個(gè)自定義頻率,，時(shí)鐘頻率可比以前使用 FIL 的時(shí)候快五倍,。對(duì)于在以 FPGA 為目標(biāo)時(shí)使用超頻因子的設(shè)計(jì)，如控制應(yīng)用程序,，可以使用較大的數(shù)據(jù)輸出規(guī)模來(lái)提高吞吐量,。工程師現(xiàn)在還可以利用 FIL（使用 PCI Express 接口）來(lái)加快 MATLAB 和 Simulink 以及 Xilinx KC705/VC707 和 Intel Cyclone V GT/Stratix V DSP 開(kāi)發(fā)板之間的通信，仿真速度比千兆以太網(wǎng)快 3-4 倍,。

　　“隨著電子系統(tǒng)日益復(fù)雜,，作為驗(yàn)證步驟，精確地驗(yàn)證設(shè)計(jì)原型變得至關(guān)重要,?！?MathWorks 的產(chǎn)品經(jīng)理 Jack Erickson 說(shuō)，“現(xiàn)在,，HDL Verifier 允許工程師在真實(shí)硬件上以現(xiàn)實(shí)的時(shí)鐘頻率快速運(yùn)行設(shè)計(jì),，能夠從MATLAB/Simulink這樣方便的算法開(kāi)發(fā)環(huán)境進(jìn)行FPGA在環(huán)仿真，使硬件設(shè)計(jì)驗(yàn)證大幅簡(jiǎn)化,?！?/p>

　　有關(guān) HDL Verifier 的更多信息，請(qǐng)?jiān)L問(wèn)：mathworks.com/products/hdl-verifier