0 引言

    三維疊層封裝是近年來新興的一種集成電路封裝技術(shù)，通過堆疊,、灌封,、切割、表面金屬化等工藝過程,，在單個封裝體內(nèi)堆疊多個封裝芯片或裸芯片,，突破了傳統(tǒng)平面封裝的概念，能夠?qū)崿F(xiàn)更大功能密度的MCM(Multi Chip Module)模塊產(chǎn)品,，特別適用于DRAM,、SRAM、EEPROM,、Nand Flash,、Nor Flash等存儲器類型產(chǎn)品的立體封裝，可以有效降低航空,、航天電子信息存儲系統(tǒng)的體積和重量,。

    大容量存儲器是航天電子系統(tǒng)關(guān)鍵元器件，用于各種空間試驗或探測數(shù)據(jù)的采集,、存儲以及在軌數(shù)據(jù)處理,。三維疊層存儲器將多片存儲器芯片堆疊組合在一起，其功能密度較高,，測試難度較大,，一方面，因三維疊層存儲器單個外引腳連接多個內(nèi)部芯片引腳,，一個或者多個引腳開路無法及時發(fā)現(xiàn),；另一方面，在進行高,、低溫測試時,，無法準確監(jiān)測模塊內(nèi)部芯片的實際溫度,。

    在GJB2438A-2002混合集成電路通用規(guī)范里面，規(guī)定了電路需進行高,、低溫測試,，但未規(guī)定具體的測試試驗方法。一般來說,，進行電路高,、低溫測試有兩種方法，一是利用氣流罩為電路提供穩(wěn)定的溫度環(huán)境,，氣流罩升,、降溫速率較高，提供溫度穩(wěn)定,，缺點是容積較小,，一次一般只能測試一只電路，測試效率較低,；二是設(shè)定高、低溫箱溫度比要求溫度嚴格,，將待測電路放置在高,、低溫箱中保溫一定時間，待溫度穩(wěn)定后,，從溫箱中取出,，迅速進行測試，該方法比較適合較小批量的存儲器測試,，主要缺點是電路暴露在室溫中的時間與操作相關(guān),，不能精確控制操作時間，導(dǎo)致實際測試狀態(tài)的溫度與要求溫度可能存在較大偏差,。

    為了保證電路實際測試溫度滿足規(guī)范的要求,，在采用第二種方案進行高、低溫測試時,，需要對電路的實際溫度進行監(jiān)測,。無論是紅外測溫、點式溫度計測溫方法均是測量測試板或模塊外部的溫度,，不能獲得內(nèi)部芯片的實際溫度,。

    本文針對存儲器的特點，對存儲器端口寄生二極管結(jié)構(gòu)進行分析,，提出了一種通過ATE測試機接觸測試方法,，測試存儲器端口并聯(lián)二極管正向壓降，通過分析二極管正向壓降與溫度的關(guān)系,，從而得出模塊內(nèi)部芯片實際溫度并有效識別并聯(lián)二極管一個或多個端口開路的故障模式,。根據(jù)ATE設(shè)備通/短路設(shè)計原理進行試驗驗證,，證明了該方法行之有效，幾乎不增加測試成本,，可以用來進行三維存儲器模塊的測試和修正,，并且本方法也可用于SoC、SiP等復(fù)雜結(jié)構(gòu)電路的測試,。

1 引腳寄生二極管的正向?qū)▔航?/strong>

    存儲器等集成電路芯片是靜電敏感器件,，芯片對外引腳端均有ESD保護電路，一般由二極管構(gòu)成,，可提供靜電泄放路徑,，如圖1所示。這個結(jié)構(gòu)不僅用來進行ESD保護,，也可以用來進行電路連通性測試,，并能根據(jù)PN結(jié)正向壓降監(jiān)測芯片的實時溫度。

1.1 單個二極管正向?qū)▔航蹬c溫度的關(guān)系

    根據(jù)Shockely的PN結(jié)方程^[1],，PN結(jié)兩端的電壓V和流過PN結(jié)的電流I之間的關(guān)系為式(1),。

式中，I_s為反向飽和電流,，k為玻耳茲曼常數(shù),，T為熱力學溫度，q為電子電量,，n為理想因子,。

    對于I>>I_s，硅材料取n=1,，式(1)改寫為：

    反向飽和電流I_s是一個溫度相關(guān)函數(shù)^[2],，可以近似為式(3)。

其中,，K,、r、V_g0是與溫度無關(guān)的常數(shù),，K表示PN結(jié)幾何尺寸的因子,，r表示基極少數(shù)載流子的移動性，V_g0表示在絕對0 ℃下的材料能帶寬度,。

    由式(2),、式(3)可以推出PN結(jié)兩端正向壓降V與溫度T、電流I的關(guān)系式(4),。

    其中rlnT較小,，可忽略不計，式(4)表明在-55 ℃(218 K)到125 ℃(398 K)的模塊工作溫度范圍內(nèi),，對于給定的電流,，二極管PN結(jié)正向壓降與溫度基本上是一個線性關(guān)系,，可以通過式(5)計算出PN結(jié)的溫度。其中,，V₁,、V₂分別是溫度T下給定電流I₁、I₂對應(yīng)的PN結(jié)壓降,。

1.2 并聯(lián)結(jié)構(gòu)二極管正向?qū)▔航蹬c并聯(lián)數(shù)量的關(guān)系

    三維疊層存儲器將多片芯片封裝在一個模塊中,，單個外引腳會連接多個內(nèi)部芯片引腳，因此多個ESD保護二極管形成并聯(lián)結(jié)構(gòu),，如圖2所示,。

    相同結(jié)構(gòu)的二極管電流導(dǎo)通能力相同，根據(jù)式(2),，對于N個并聯(lián)的二極管的PN結(jié)兩端的壓降V_N和流過PN結(jié)的總電流I_N之間的關(guān)系為式(6),、式(7)。

    從上式可以看出,，對于N個并聯(lián)的PN結(jié),，正向?qū)▔航蹬c溫度仍然保持近似線性關(guān)系。與單個PN結(jié)相比,，并聯(lián)的PN結(jié)正向?qū)▔航狄档蚹T/q·lnN,，其中KT/q為溫度電壓當量，在T=300 K時,，KT/q≈26 mV。

    根據(jù)式(7),，可以通過對外引腳提供恒定的電流,，測量寄生二極管的正向壓降以監(jiān)測內(nèi)部芯片溫度，并且可以通過比較正向壓降的大小來定位三維疊層存儲器模塊引腳是否出現(xiàn)了開路失效,，也就是可以利用ATE測試設(shè)備的接觸測試來進行存儲器模塊的故障模式定位和溫度監(jiān)測,。

2 ATE接觸測試方法

    接觸測試是一種DC直流測試方法，利用芯片引腳寄生ESD保護二極管來檢測引腳間是否存在開路或短路的情況,。接觸測試方法如圖3所示,，將芯片所有引腳接GND，通過將信號引腳定義為輸入,，輸入VIL=0 V,，將所有電源引腳(VDD、VSS)也連接到GND,，利用動態(tài)電流負載為VDD保護二極管提供400 ?滋A偏置電流,，負載參考電壓設(shè)定在+3 V。

    接觸測試時分別對每個引腳進行如下測試,。時序圖圖4表示的是1 MHz的測試周期,，周期起始階段關(guān)閉DUT的引腳驅(qū)動,，打開電流負載，900 ns后二極管的正向壓降穩(wěn)定后進行檢測,。如果接觸正常,，壓降在0.65 V左右；如果存在短路,，DUT引腳電壓會被拉到0 V,；如果存在開路，DUT引腳電壓會被拉到3 V,。設(shè)定短路失效門限為0.2 V,，開路失效門限為1.5 V，可通過測試壓降判斷引腳是否存在開路或短路失效,。

3 試驗驗證與分析

    為了驗證上述理論的有效性,，利用ATE測試機的接觸測試方法，在不同溫度下,，對不同并聯(lián)數(shù)量的三維疊層存儲器模塊引腳導(dǎo)通壓降進行測試,，得出測試結(jié)果如圖5所示。

    從圖5中,，可以看出單個引腳的二極管正向?qū)▔航蹬c溫度成線性關(guān)系,，且隨著溫度的增加而降低；多個引腳并聯(lián)的二極管正向?qū)▔航蹬c溫度亦為線性關(guān)系,，且并聯(lián)引腳數(shù)量越多,，導(dǎo)通壓降越小,；此結(jié)論與理論分析一致,。

    此外，若模塊并聯(lián)的引腳中有一個或多個引腳存在開路失效現(xiàn)象,，則可通過比較相同功能端的二極管導(dǎo)通壓降有效識別該現(xiàn)象,，如圖6所示，三維疊層存儲器模塊地址端A0-A12中,，A3地址端有一個并聯(lián)引腳開路,，則其導(dǎo)通壓降明顯大于其余同功能地址端，此試驗結(jié)果與理論分析一致,。

4 結(jié)語

    本文通過理論分析與試驗驗證,，得出存儲器端口寄生二極管正向?qū)▔航蹬c溫度之間的線性關(guān)系，并隨著并聯(lián)二極管數(shù)量的增加,，導(dǎo)通壓降減小,，利用該結(jié)論，可有效地進行三維疊層存儲器內(nèi)部芯片的溫度監(jiān)測以及開路故障分析，該方法可以用于三維存儲器模塊的測試和修正,，測試成本低,，有效提升三維存儲器模塊的測試效率。

參考文獻

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作者信息:

李夢琳，鄭東飛

(西安微電子技術(shù)研究所,，陜西 西安710054)