0 引言

    高精度時(shí)間測(cè)量技術(shù)在空間探索,、高能物理、遙感遙測(cè)以及流量,、距離,、溫度、厚度等測(cè)量領(lǐng)域都有極其重要的作用。通過集成電路實(shí)現(xiàn)高精度時(shí)間測(cè)量的方法有多種,，此類電路比較常用的名稱是時(shí)間數(shù)字轉(zhuǎn)換器（Time-to-Digital Converter,，TDC）^[1-3]。TDC電路有不同的原理和實(shí)現(xiàn)方法,，目前常用的方法包括抽頭延遲線法,、游標(biāo)法和電容充放電法等。首先對(duì)TDC電路的原理和實(shí)現(xiàn)技術(shù)進(jìn)行說(shuō)明,，在此基礎(chǔ)上介紹了一種基于環(huán)形振蕩器（環(huán)振）的TDC芯片設(shè)計(jì),。

1 高精度時(shí)間測(cè)量的原理

    通過集成電路實(shí)現(xiàn)高精度時(shí)間測(cè)量的常用原理與方法包括以下幾種。

1.1 直接計(jì)數(shù)法

    最簡(jiǎn)單的TDC電路就是通過時(shí)鐘信號(hào)對(duì)要計(jì)量的時(shí)間范圍進(jìn)行計(jì)數(shù),，根據(jù)計(jì)數(shù)值來(lái)計(jì)算時(shí)間值,，這種方法就是直接計(jì)數(shù)法，其時(shí)間測(cè)量的分辨率是由用于計(jì)數(shù)的時(shí)鐘信號(hào)周期決定的,。由于超高頻率時(shí)鐘信號(hào)的生成與傳輸都比較困難,，所以通過這種方法通常只能達(dá)到納秒數(shù)量級(jí)的測(cè)量分辨率。這使得它無(wú)法用于高精度時(shí)間測(cè)量的應(yīng)用場(chǎng)合,。但這種方法可以與其他測(cè)量技術(shù)相結(jié)合,，用于增加測(cè)量的量程。

1.2 基于抽頭延遲線法的時(shí)間測(cè)量

    抽頭延遲線法的原理是讓被測(cè)量時(shí)間段的開始信號(hào)Start通過延遲線進(jìn)行傳輸,，使用延遲線上的抽頭信號(hào)探測(cè)它在被測(cè)量時(shí)間段內(nèi)在延遲線中傳遞到的位置,，從而得到時(shí)間測(cè)量的結(jié)果。在這種測(cè)量方法中,，相鄰抽頭之間的信號(hào)延遲時(shí)間就是測(cè)量的分辨率,。在通過集成電路實(shí)現(xiàn)時(shí)，通常使用的延遲單元是反相器或緩沖器,，在目前常用的工藝條件下這些單元的延遲時(shí)間大約在10¹~10² ps量級(jí),，對(duì)于大多數(shù)測(cè)量來(lái)說(shuō)，這樣的分辨率已經(jīng)可以滿足要求了,。

    抽頭延遲線法時(shí)間測(cè)量電路的基本原理如圖1所示,。其中被測(cè)時(shí)間段的開始信號(hào)是Start，停止信號(hào)是Stop,，在抽頭處使用Stop信號(hào)對(duì)經(jīng)過延遲線傳輸?shù)腟tart信號(hào)進(jìn)行采樣，根據(jù)采樣結(jié)果Q₀~Q_n（溫度計(jì)型編碼）和每個(gè)單元的延遲時(shí)間τ可以計(jì)算出被測(cè)時(shí)間段的長(zhǎng)度,。抽頭延遲線法的量程由延遲線的長(zhǎng)度(延遲單元的數(shù)量)和單位延遲時(shí)間τ決定,，它的分辨率就是單位延遲時(shí)間τ。為了能使用較少的硬件資源達(dá)到較大的量程,，在實(shí)際設(shè)計(jì)中抽頭延遲線通常會(huì)構(gòu)造成環(huán)形振蕩器(環(huán)振)的形式^[4],。

1.3 基于游標(biāo)法的時(shí)間測(cè)量

    為了獲得更高的測(cè)量分辨率，可以采用類似游標(biāo)卡尺的方法^[5-6]。它使用兩條延遲線,，每條延遲線中各個(gè)單元的延遲時(shí)間分別為τ₁和τ₂(τ₁>τ₂),，τ₁和τ₂之間有固定的延遲差，通過這兩條延遲線分別對(duì)開始信號(hào)Start與結(jié)束信號(hào)Stop進(jìn)行傳遞(慢速延遲線傳遞Start信號(hào),，快速延遲線傳遞Stop信號(hào))，測(cè)量時(shí)要檢測(cè)傳遞過程中Stop信號(hào)在什么時(shí)候趕上Start信號(hào)，通過這個(gè)相遇點(diǎn)的位置即可得到Start與Stop之間的時(shí)間差,。這種測(cè)量方法的分辨率是兩條延遲線的單位延遲時(shí)間差,，即(τ₁～τ₂)。其量程由延遲單元數(shù)量和(τ₁～τ₂)共同決定,。對(duì)經(jīng)過延遲的Start與Stop信號(hào)的相遇時(shí)間判斷可以通過觸發(fā)器采樣實(shí)現(xiàn),，也可以采用專門的信號(hào)重合檢測(cè)電路實(shí)現(xiàn)^[7]。為了保證用于測(cè)量的兩條延遲線中的電路單元有穩(wěn)定的延遲,，常通過PLL或DLL來(lái)實(shí)現(xiàn)^[8-9],。

1.4 基于模擬電路的時(shí)間測(cè)量

    基于模擬電路的TDC實(shí)現(xiàn)方式包括電容充電法和時(shí)間放大法等。電容充電法^[10]是利用一個(gè)電流源在被測(cè)量時(shí)間段內(nèi)對(duì)一個(gè)電容充電,，之后的處理方法又分成兩種：一種是利用另一個(gè)電流源對(duì)電容進(jìn)行放電,，但是放電電流比充電電流小很多。充電電流I_charge和放電電流I_discharge的比值決定了充電時(shí)間與放電時(shí)間的比值,，通過這種方法實(shí)現(xiàn)對(duì)被測(cè)時(shí)間段的放大,。另一種方法是在被測(cè)時(shí)間段內(nèi)完成電容充電后，直接使用ADC對(duì)電容上的電壓值進(jìn)行轉(zhuǎn)換^[11],，即可計(jì)算出充電的時(shí)間,，其測(cè)量分辨率由充電電流源和ADC的分辨率決定。

    時(shí)間放大法是通過時(shí)間間隔放大電路把一個(gè)微小的時(shí)間間隔信號(hào)放大成比較容易測(cè)量的時(shí)間段,，從而可以提高測(cè)量的分辨率,，實(shí)現(xiàn)精確時(shí)間測(cè)量^[12-13]。

    以上幾種不同的實(shí)現(xiàn)原理中,，基于模擬電路的設(shè)計(jì)會(huì)隨著加工工藝而變化,，工藝移植難度比較大?；诓罘盅舆t線的設(shè)計(jì)要求對(duì)兩條延遲線的線性度和穩(wěn)定性都有很好的控制,，否則很容易使測(cè)量結(jié)果出現(xiàn)誤差。單一抽頭延遲線方式具有結(jié)構(gòu)簡(jiǎn)單,、工藝移植性好,、線性度較好的優(yōu)勢(shì)，采用環(huán)振結(jié)構(gòu)可以縮短延遲線的長(zhǎng)度,，減少芯片面積,，同時(shí)有利于提高線性度,。因此，在分析比較不同時(shí)間測(cè)量原理的基礎(chǔ)上,，本文的TDC芯片設(shè)計(jì)選擇了基于抽頭延遲線的技術(shù),，其中的抽頭延遲線通過收尾相接構(gòu)成環(huán)振。這個(gè)TDC芯片的設(shè)計(jì)在下一節(jié)中討論,。

2 TDC芯片設(shè)計(jì)

    針對(duì)流量,、距離等方面的測(cè)量應(yīng)用，典型情況下分辨率達(dá)到90 ps可以滿足大部分情況的需求,。在這些應(yīng)用背景下,，設(shè)計(jì)了一種TDC芯片，其中的核心測(cè)量部分采用環(huán)振實(shí)現(xiàn)的抽頭延遲線結(jié)構(gòu),。

2.1 核心測(cè)量部分

    環(huán)振所采用的單元決定了延遲線的單位延遲τ,，這也是測(cè)量的分辨率。在集成電路設(shè)計(jì)中,，最簡(jiǎn)單的邏輯單元是反相器,，本設(shè)計(jì)中也采用反相器作為延遲元件。同時(shí),，環(huán)振將產(chǎn)生一個(gè)時(shí)鐘信號(hào)Ring_Clk作為精計(jì)數(shù)器的時(shí)鐘,，用于對(duì)環(huán)振的振蕩次數(shù)進(jìn)行計(jì)數(shù)，這個(gè)精計(jì)數(shù)器得到的結(jié)果和對(duì)環(huán)振中各個(gè)反相器輸出采樣得到的結(jié)果共同構(gòu)成實(shí)際的測(cè)量值,。為了測(cè)量多個(gè)通道設(shè)計(jì)了兩組采樣電路,，也就是說(shuō)一個(gè)開始信號(hào)Start可以對(duì)應(yīng)兩個(gè)不同的停止信號(hào)(Stop1和Stop2)，并且每個(gè)通道中的停止信號(hào)可以進(jìn)行多次采樣,。根據(jù)環(huán)振采樣和精計(jì)數(shù)器的結(jié)果就可以計(jì)算被測(cè)量的時(shí)間值為：

其中,，Cnt_fine是由Ring_Clk控制的精計(jì)數(shù)器值，n為環(huán)振級(jí)數(shù),，m是用Stop1/Stop2信號(hào)對(duì)環(huán)振中傳遞信號(hào)的采樣結(jié)果(溫度計(jì)碼)轉(zhuǎn)換成的數(shù)值,，τ是環(huán)振單元的延遲時(shí)間。由式(1)可知,，環(huán)振的測(cè)量范圍（量程）是由環(huán)振級(jí)數(shù)和環(huán)振時(shí)鐘信號(hào)驅(qū)動(dòng)的精計(jì)數(shù)器位數(shù)確定的,，它的最小測(cè)量分辨率就是延遲單元的延遲時(shí)間τ。

    環(huán)振的設(shè)計(jì)對(duì)測(cè)量精度和性能有很大的影響,。設(shè)計(jì)中首先要保證環(huán)振單元和采樣電路的均勻一致,，以減少測(cè)量結(jié)果非線性的出現(xiàn)，因此這部分的版圖采用了定制設(shè)計(jì)方法,。其次,，環(huán)振延遲單元中晶體管的大小選擇也很重要，如果太小,，會(huì)使得測(cè)量分辨率較低,；如果太大，會(huì)使環(huán)振功耗增加很多,，而測(cè)量分辨率的提高不明顯,，因此延遲單元的設(shè)計(jì)是考慮多種因素并進(jìn)行折中的結(jié)果。通過分析比較和SPICE仿真,，最終確定的環(huán)振單元晶體管尺寸為：

    PMOS管： W_p=2.18 μm,，L_p=0.18 μm

　　NMOS管： W_n=0.84 μm，L_n=0.18 μm

按這樣的尺寸其延遲時(shí)間在25 ℃典型情況下的后仿真結(jié)果是51.29 ps,。

    在TDC電路測(cè)量過程中,，由于環(huán)振部分工作在很高頻率下，又是在外部異步信號(hào)控制下進(jìn)行采樣,，因此需要特別考慮采樣過程中出現(xiàn)的亞穩(wěn)態(tài)問題,。環(huán)振采樣結(jié)果是溫度計(jì)型編碼，采樣過程的亞穩(wěn)態(tài)會(huì)帶來(lái)結(jié)果中的氣泡問題,，因此在溫度計(jì)型編碼轉(zhuǎn)換為二進(jìn)制碼時(shí)加入了氣泡消除邏輯,。精計(jì)數(shù)器結(jié)果的采樣過程中也可能出現(xiàn)亞穩(wěn)態(tài)帶來(lái)的問題，為此精計(jì)數(shù)器采用了Gray碼格式,，以降低出錯(cuò)概率,。同時(shí)，在電路設(shè)計(jì)中采用了多種措施以盡量避免信號(hào)出現(xiàn)不穩(wěn)定的情況,。

2.2 整體功能

    TDC芯片的各項(xiàng)功能是由MCU通過SPI接口進(jìn)行控制的,，測(cè)量的結(jié)果也由MCU通過SPI進(jìn)行讀取。TDC芯片的整體結(jié)構(gòu)框圖如圖2所示,。

    為了適應(yīng)不同應(yīng)用的需要,，設(shè)計(jì)支持兩種測(cè)量范圍：Range1和Range2。Range1只利用環(huán)振及其產(chǎn)生的時(shí)鐘信號(hào)Ring_Clk控制精計(jì)數(shù)器來(lái)進(jìn)行測(cè)量,，量程相對(duì)較?。籖ange2則利用環(huán)振,、精計(jì)數(shù)器和由系統(tǒng)時(shí)鐘控制的粗計(jì)數(shù)器來(lái)進(jìn)行測(cè)量,，量程比較大。在本芯片的設(shè)計(jì)中,，Range1的量程為9 ns到2.9 μs,，Range2的量程在采用4 MHz時(shí)鐘控制粗計(jì)數(shù)器并且不分頻時(shí)為750 ns到16 ms。各種測(cè)量模式都用到環(huán)振,，整個(gè)測(cè)量結(jié)果的時(shí)間分辨率仍然是環(huán)振中延遲單元的延遲時(shí)間τ,。在使用中可以根據(jù)被測(cè)時(shí)間的長(zhǎng)短來(lái)選擇相應(yīng)的測(cè)量范圍。

    除了Range1和Range2測(cè)量之外,，該芯片還支持自校準(zhǔn),、測(cè)溫等功能,。自校準(zhǔn)是以晶振產(chǎn)生的時(shí)鐘信號(hào)作為時(shí)間基準(zhǔn)來(lái)進(jìn)行的，通過校準(zhǔn)可以判斷TDC芯片參數(shù)隨加工工藝,、工作時(shí)的電壓,、溫度等條件發(fā)生變化的情況并對(duì)結(jié)果進(jìn)行修正。測(cè)溫是通過測(cè)量由熱敏電阻與參考電阻進(jìn)行放電的時(shí)間差別來(lái)實(shí)現(xiàn)的,，由此可以計(jì)算出溫度值,。這些測(cè)量過程都以時(shí)間測(cè)量部分為核心。

2.3 物理設(shè)計(jì)

    該TDC芯片的設(shè)計(jì)采用了0.18 ?滋m 1P5M 1.8 V Core/3.3 V IO CMOS工藝,。為了保證芯片的性能指標(biāo),，環(huán)振及其采樣電路部分采用了定制版圖設(shè)計(jì)方法。其他邏輯部分基于標(biāo)準(zhǔn)單元庫(kù),，采用邏輯綜合與布局布線設(shè)計(jì)工具完成,。最終設(shè)計(jì)完成的芯片面積為：1.105 6×1.105 6 mm²。TDC芯片版圖如圖3所示,。在整個(gè)設(shè)計(jì)過程中通過仿真驗(yàn)證了設(shè)計(jì)的正確性,，仿真結(jié)果表明各項(xiàng)功能和參數(shù)指標(biāo)符合設(shè)計(jì)要求。

2.4 芯片測(cè)試

    TDC芯片通過0.18 μm 1P5M CMOS工藝進(jìn)行流片,。完成流片加工后,，采用集成電路測(cè)試機(jī)臺(tái)進(jìn)行了各項(xiàng)參數(shù)和性能指標(biāo)的測(cè)試。實(shí)際測(cè)試結(jié)果表明,，該TDC芯片各項(xiàng)功能正確,，參數(shù)指標(biāo)達(dá)到設(shè)計(jì)要求，在-40 ℃～+85 ℃的溫度區(qū)間內(nèi)可以正常工作,。在I/O電壓3.3 V,、內(nèi)核電壓1.8 V條件下的一些參數(shù)實(shí)際測(cè)試結(jié)果如表1所示。其中靜態(tài)功耗電流中的大部分是被所使用的Voltage Regulator IP消耗的,，按照手冊(cè)它的25 ℃時(shí)典型條件下靜態(tài)電流約為120 μA,。測(cè)試結(jié)果表明，設(shè)計(jì)實(shí)現(xiàn)的TDC芯片的測(cè)量分辨率滿足流量,、溫度,、距離、速度等多種測(cè)量領(lǐng)域的應(yīng)用要求,。

    由于TDC芯片的輸出結(jié)果是一個(gè)測(cè)量值,，外部環(huán)境和芯片的差異都會(huì)導(dǎo)致測(cè)量結(jié)果的變化，使用通常的集成電路測(cè)試機(jī)臺(tái)進(jìn)行測(cè)試時(shí)效率不高,?；谶@種情況開發(fā)了專門的測(cè)試電路板，如圖4所示,。通過這個(gè)測(cè)試板可以進(jìn)行芯片功能和基本參數(shù)的測(cè)試,，顯著提高了測(cè)試效率,。

3 總結(jié)

    本文討論了高精度時(shí)間測(cè)量的原理和實(shí)現(xiàn)技術(shù)，在此基礎(chǔ)上介紹了一種基于環(huán)振的TDC芯片設(shè)計(jì),，該芯片支持多種測(cè)量和校準(zhǔn)功能,，采用0.18 μm 1P5M CMOS工藝實(shí)現(xiàn)，測(cè)量分辨率達(dá)到52 ps,，可以滿足多種應(yīng)用場(chǎng)合的需要。

參考文獻(xiàn)

[1] KALISZ J.Review of methods for time interval measurements with picosecond resolution[J].Metrologia International Journal of Scientific Metrology,，2004,，41(1)：17-32.

[2] 張延，黃佩誠(chéng).高精度時(shí)間間隔測(cè)量技術(shù)與方法[J].天文學(xué)進(jìn)展.2006,，24(1)：1-15

[3] NAPOLITANO P,，MOSCHITTA A，CARBONE P.A survey on time interval measurement techniques and testing methods[C].Instrumentation and Measurement Technology Conference(I2MTC).IEEE Conference Publications,，2010.

[4] VOELKER M,，HAUER J.A low power oscillator based TDC with in-system non-linearity correction[C].2012 IEEE International Symposium on Circuits and Systems.IEEE Conference Publications，2012.

[5] YU J,，DAI F F,，JAEGER R C. A 12-bit vernier ring time-to-digital converter in 0.13 μm CMOS technology[J].IEEE Journal of Solid-State Circuits，2010,，45(4)：830-842.

[6] BLUTMAN K,，ANGEVARE J，ZJAJO A,，et al.0.1pJ freeze vernier time-to-digital converter in 65nm CMOS[C].2014 IEEE International Symposium on Circuits and Systems(ISCAS).IEEE Conference Publications,，2014.

[7] ABAS M A，RUSSELL G,，KINNIMENT D J.Embedded high-resolution delay measurement system using time amplification[J].IET Computers & Digital Techniques.2007,，1(2)：77-86.

[8] CHEN P，ZHENG J C,，CHEN C C.A monolithic vernier-based time-to-digital converter with dual PLLs for self-calibration[C].IEEE 2005 Custom Integrated Circuits Conference.IEEE Conference Publications,，2005.

[9] DUDEK P，SZCZEPANSKI S,，HATFIELD J V.A high-res-olution CMOS time-to-digital converter utilizing a Vernier delay line[J].IEEE Transactions on Solid-State Circuits.2000,，35(2)：240-247

[10] GARG A，DUBEY P.On chip jitter measurement through a high accuracy TDC[C].9th International Symposium on Quality Electronic Design(ISQED 2008).IEEE Conference Publications,，2008.

[11] XU Z,，MIYAHARA M，MATSUZAWA A.Picosecond resolution time-to-digital converter using Gm-C integrator and SAR-ADC[J].IEEE Transactions on Nuclear Science.2014,，61(2)：852-859.

[12] OULMANE M,，ROBERTS G W.A CMOS time amplifier for femto-second resolution timing measurement[C].Proceedings of the 2004 International Symposium on  Circuits and Systems(ISCAS 2004).IEEE Conference Publications,，2004.

[13] CHUNG M H，LIU W S,，CHOU H P.Time amplification using closed-loop differential amplifier[C].2012 IEEE Nuclear Science Symposium and Medical Imaging Conference(NSS/MIC).IEEE Conference Publications,，2012.

作者信息:

蔣安平，牛硯波,，胡文瑞,，胡貴才，吳曉靜,，劉立全,，劉麗麗，何  宇

（北京微電子技術(shù)研究所,，北京100076）