徐韋佳，田俊杰,，李延標(biāo)

　　（中國(guó)人民解放軍理工大學(xué)理學(xué)院,，江蘇 南京 211101）

       摘要：為了實(shí)現(xiàn)高性能的流水線ADC,，設(shè)計(jì)了一種應(yīng)用于流水線14位ADC的高精度CMOS比較器，采用全差分結(jié)構(gòu)的前置放大電路,、兩級(jí)動(dòng)態(tài)latch鎖存電路和輸出緩沖電路,，具有高精度和低功耗的特點(diǎn)。前置差分預(yù)放大電路放大輸入差分信號(hào),，提高了比較器的精度,，其本身的隔離作用使比較器具有較小的回踢噪聲和輸入失調(diào)電壓；兩級(jí)正反饋latch結(jié)構(gòu)有效提高了比較器的速度,；反相器級(jí)聯(lián)的輸出緩沖級(jí)電路調(diào)整輸出波形,，增加驅(qū)動(dòng)能力。采用TSMC 0.18 μm CMOS工藝,，工作于1.8 V電源電壓,、100 MHz頻率，仿真結(jié)果顯示,，該比較器最小分辨電壓是3.99 mV,，精度達(dá)到9位,，失調(diào)電壓為16.235 mV，傳輸延時(shí)為0.73 ns,，靜態(tài)功耗為2.216 mW,，已成功應(yīng)用于14位的流水線ADC。

　　關(guān)鍵詞：比較器,；高精度,；正反饋；失調(diào)

　　中圖分類號(hào)：TN432文獻(xiàn)標(biāo)識(shí)碼：ADOI： 10.19358/j.issn.1674-7720.2017.06.011

　　引用格式：徐韋佳,，田俊杰,，李延標(biāo). 應(yīng)用于14位流水線ADC的高精度比較器電路設(shè)計(jì)［J］.微型機(jī)與應(yīng)用，2017,36（6）：33-36.

0引言

　　隨著集成電路的發(fā)展,，數(shù)字通信得到廣泛應(yīng)用,，模數(shù)轉(zhuǎn)換器（ADC）作為實(shí)現(xiàn)模數(shù)轉(zhuǎn)換的關(guān)鍵器件，也得到了廣泛應(yīng)用,。在諸多不同結(jié)構(gòu)的ADC類型中,，流水線ADC具有高速、高精度的特點(diǎn),，在保證高速工作的同時(shí),，可以實(shí)現(xiàn)其他結(jié)構(gòu)ADC難以實(shí)現(xiàn)的高精度，并且還能滿足相對(duì)小面積和低功耗的要求［1 2］,。而高精度比較器作為高性能流水線ADC的核心器件,，其精度對(duì)ADC的性能起著至關(guān)重要的作用，因此,，要實(shí)現(xiàn)高性能ADC,，比較器的精度是關(guān)鍵。

　　當(dāng)前對(duì)比較器的研究主要包括多級(jí)開(kāi)環(huán)比較器,、開(kāi)關(guān)電容比較器,、動(dòng)態(tài)鎖存再生比較器等。多級(jí)開(kāi)環(huán)比較器具有較高的速度和精度,，但是由于受到多級(jí)放大器的帶寬限制,，速度難以提升；開(kāi)關(guān)電容比較器可以采用失調(diào)消除技術(shù)消除失調(diào)電壓,，提高精度,，但是存在較為嚴(yán)重的電荷注入和時(shí)鐘饋通效應(yīng)，增加了設(shè)計(jì)難度,；動(dòng)態(tài)鎖存比較器響應(yīng)速度快,，但是回踢噪聲和失調(diào)電壓都比較大，不適用于高精度系統(tǒng)［3］,。因此,，本文提出一種應(yīng)用于14位流水線ADC的高精度比較器,，工作在100 MHz時(shí)鐘頻率下,，具有回踢噪聲小,、失調(diào)電壓低、高精度和低功耗的特點(diǎn),，能實(shí)現(xiàn)14位流水線ADC的模數(shù)轉(zhuǎn)換,。

1比較器結(jié)構(gòu)的選取

　　當(dāng)前，在高精度或低噪聲系統(tǒng)ADC中,，latch鎖存器是動(dòng)態(tài)比較器中的重要組成部分,，溝道長(zhǎng)度越短，輸入信號(hào)越大,，鎖存器響應(yīng)越快,。為了提高響應(yīng)速度，在latch鎖存器前前置一級(jí)差分放大電路,，能夠加速latch的響應(yīng)時(shí)間,。同時(shí)，差分結(jié)構(gòu)可以去除誤差信號(hào)成分,，有效減少由直流失調(diào)電壓,、開(kāi)關(guān)的時(shí)鐘饋通、電荷注入效應(yīng)而引起的誤差,。由于預(yù)放大電路內(nèi)部和輸出端加載隔離電路的作用,，使得其輸出信號(hào)多次衰減后到達(dá)信號(hào)的輸入端，有效減小了回踢噪聲對(duì)預(yù)放大電路輸入端信號(hào)的影響,。因此,，預(yù)放大鎖存器的失調(diào)電壓主要是預(yù)放大電路的失調(diào)［45］。一般傳統(tǒng)的放大器的單位增益帶寬為常數(shù),。為了滿足高精度的要求,，前置預(yù)放大器的設(shè)計(jì)原則是高增益小帶寬，然而過(guò)高的精度會(huì)降低比較器的速度［6］,。

　　綜上所述,，本文采用前置差分預(yù)放大電路作為比較器信號(hào)輸入端，放大倍數(shù)約為10 dB,，兼顧精度和速度的要求,，其隔離電路減小了latch正反饋產(chǎn)生的回踢噪聲以及失調(diào)電壓，latch鎖存判斷級(jí)采用二級(jí)正反饋鎖存器來(lái)提高比較器的速度,，小尺寸的MOS管可以減小傳輸延時(shí),，輸出級(jí)采用反相器級(jí)聯(lián)，調(diào)整波形,，減小延時(shí),，增加驅(qū)動(dòng)能力,，保證電路性能。

2比較器具體電路設(shè)計(jì)

　　2.1信號(hào)輸入端

　　信號(hào)輸入端電路結(jié)構(gòu)如圖1所示,，Cf是采樣電容,，VIP和VIN分別是比較器的兩個(gè)輸入電壓，Vref+和Vref-是根據(jù)ADC外部環(huán)境需要設(shè)置好的電壓,，其差值為比較電壓,。VOUT1和VOUT2是比較器的兩個(gè)輸出電壓。開(kāi)關(guān)S1和S2是NMOS管開(kāi)關(guān),，分別由不交迭的時(shí)鐘信號(hào)CLK1和CLK2控制,。

　　圖2時(shí)鐘信號(hào)的設(shè)置如圖2所示，CLK2先為高電平,，Vref+和Vref-輸入,，采樣電容Cf由于電荷積累，右端產(chǎn)生電壓Vb,，此時(shí)CLK1為高電平,，CLK2恢復(fù)低電平，待比較的信號(hào)VIP和VIN輸入,，又會(huì)在Cf右端產(chǎn)生電壓Vip,，

　　（Vref+－Vb）Cf=（VIP－Vip）Cf

　　根據(jù)電荷守恒,，可得：

　　Vip=VIP－Vref++Vb,Vin=VIN－Vref－+Vb

　　Vip＞Vin,，VIP－VIN＞Vref+－Vref－

　　當(dāng)比較器的輸入差分信號(hào)VIP-VIN大于比較電壓Vref+-Vref-時(shí)，Vip＞Vin,，比較器進(jìn)行比較輸出,；反之，Vip＜Vin,。本文中的比較器應(yīng)用在14位流水線ADC中,，故設(shè)置Vref+為0.125 V，Vref-為-0.125 V,，其差值0.25 V則為比較電壓,，采樣電容設(shè)置為25 fF。

　　采用1.8 V直流電源,，如圖2所示,，四種頻率為100 MHz的時(shí)鐘信號(hào)分別是CLK1，CLK2,，CLK1p,，CLK2p，它們是不交迭時(shí)鐘信號(hào),，CLK1n和CLK2n分別由CLK1p和CLK2p經(jīng)過(guò)反相器級(jí)聯(lián)得到,，作用于鎖存電路和輸出級(jí),。

　　2.2前置差分放大電路

　　圖3為前置差分預(yù)放大電路，M1,、M2,、M3、M4,、M5,、M6管構(gòu)成差分放大主體部分,，Vip和Vin是輸入電壓,，電流Iout1和Iout2通過(guò)電流鏡鏡像給下一級(jí)的鎖存電路。M3和M4作為NMOS差分輸入對(duì)管,，寬長(zhǎng)比設(shè)置為W/L=8×2 μm/180 nm,，M1和M2設(shè)置為W/L=2 μm/300 nm，輸入共模電壓為1 V,，仿真結(jié)果顯示前置差分放大器的增益為11.98 dB,。ISS是電流源，電流大小為75 μA,，M5和M6構(gòu)成電流鏡,，為差分放大器提供恒定的尾電流ISS。M8,、M9柵極接時(shí)鐘信號(hào)CLK2p,。當(dāng)CLK2p為高電平時(shí)， M7和M8導(dǎo)通,，形成NMOS的二級(jí)管連接,，放大電路不工作。當(dāng)CLK2p為低電平時(shí),，M7和M8截止,，構(gòu)成二極管負(fù)載連接的差分放大器，信號(hào)Vip和Vin輸入,，兩條支路上電流不相等,，這樣把輸入電壓Vip和Vin轉(zhuǎn)換成為大小不同的輸出電流Iout1和Iout2，再通過(guò)電流鏡鏡像給下一級(jí)的鎖存器,。

　　比較器的功耗包括靜態(tài)功耗和動(dòng)態(tài)功耗,，靜態(tài)功耗主要是前置預(yù)放大電路的靜態(tài)功耗。為了減小芯片工作時(shí)的功耗,，應(yīng)盡可能縮短比較器持續(xù)工作的時(shí)間,。本文設(shè)計(jì)的優(yōu)點(diǎn)在于，當(dāng)CLK2p為高電平時(shí),，比較器處于采樣周期,，預(yù)放大電路不工作,，有效降低了前置放大器的靜態(tài)功耗。同時(shí),，差分結(jié)構(gòu)對(duì)環(huán)境噪聲具有較強(qiáng)的抗干擾能力,，可以去除誤差信號(hào)成分，能夠有效地減少由直流失調(diào)電壓,、開(kāi)關(guān)的時(shí)鐘饋通效應(yīng),、電荷注入效應(yīng)而引起的誤差［7］。

　　2.3鎖存電路

　　如圖4所示,，鎖存電路主體部分是CMOS動(dòng)態(tài)latch結(jié)構(gòu),，由M14 和M15組成的電流觸發(fā)的PMOS觸發(fā)器、M16和M17組成的NMOS觸發(fā)器以及開(kāi)關(guān)M9構(gòu)成,。CLK1p和CLK1n是控制時(shí)鐘,，CLK1n時(shí)鐘的上升沿和下降沿比CLK1p有一段延時(shí)。

　　鎖存電路的工作分為復(fù)位周期和比較周期兩個(gè)時(shí)段,。在復(fù)位周期,，CLK1p和CLK1n為高電平，輸入差分對(duì)管的信號(hào)Vip-Vin轉(zhuǎn)化為電流Iout1和Iout2,，通過(guò)電流鏡鏡像Iin1和Iin2給鎖存電路,。M9導(dǎo)通使得差分電流流過(guò)，故流過(guò)節(jié)點(diǎn)A和B的電流相等,，因此NMOS觸發(fā)器和PMOS觸發(fā)器不能翻轉(zhuǎn),。由于M9具有導(dǎo)通電阻，所以節(jié)點(diǎn)A和B之間存在約50 mV的電壓差［8］,。復(fù)位周期,，比較器最終輸出為兩個(gè)低電平。

　　當(dāng)CLK1p和CLK1n為低電平時(shí),，比較器進(jìn)入比較周期,，M9斷開(kāi)，M16和M17形成正反饋連接,，因此NMOS觸發(fā)器首先開(kāi)始再生,。假設(shè)VA＞VB，M16的柵極電壓大于M17,，M16的寄生電容放電使得通過(guò)M16的電流I2大于通過(guò)M17的電流I1,，所以VB減小。幾百個(gè)皮秒后,，PMOS觸發(fā)器也開(kāi)始再生,，進(jìn)一步加快了整個(gè)再生速度，由于M15的柵極電壓小于M14，M15導(dǎo)通,，M17的寄生電容充電使得A點(diǎn)電壓增加,。由于再生過(guò)程是一個(gè)強(qiáng)烈的正反饋過(guò)程，這個(gè)電壓差被迅速放大直到等于電源電壓,，最終,，VA接近電源電壓，VB接近零電位,，此時(shí)M14和M17都被截止,。在比較周期，比較器最終輸出為一高一低兩個(gè)電平［9］,。

　　設(shè)置NMOS觸發(fā)器M16和M17寬長(zhǎng)比為W/L=3×3.5 μm/180 nm,，PMOS觸發(fā)器M14和M15寬長(zhǎng)比為W/L=3×2.5 μm/180 nm。為了減小輸入電流對(duì)鎖存電路的影響,，該設(shè)計(jì)采用M12和M13兩個(gè)PMOS管,。在比較周期,，M12和M13導(dǎo)通,，屏蔽了輸入電流，將差分輸入對(duì)管與動(dòng)態(tài)閂瑣的輸出相隔離,，減小了回踢噪聲,。同時(shí)，鎖存器只有在翻轉(zhuǎn)狀態(tài)才消耗功率,，沒(méi)有靜態(tài)功耗,。為了加快比較速度，該級(jí)使用了兩級(jí)正反饋,，只需幾百皮秒的可再生時(shí)間,，故能實(shí)現(xiàn)快速比較。

　　2.4輸出緩沖級(jí)電路

　　應(yīng)用到流水線ADC中,，該比較器的輸出要接一個(gè)輸出緩沖電路,，調(diào)整比較器輸出波形，增強(qiáng)驅(qū)動(dòng)能力,。如圖5所示,，輸出緩沖級(jí)采用的是兩個(gè)反相器級(jí)聯(lián)，輸入信號(hào)VA和VB分別是上級(jí)鎖存電路A,、B節(jié)點(diǎn)處的電壓輸出,。

　　由于鎖存器輸出的高電平不是標(biāo)準(zhǔn)電平或波形不理想，需要使用連續(xù)兩個(gè)反相器來(lái)給波形整形,，變?yōu)闃?biāo)準(zhǔn)電壓的高電平輸出,，這樣可以增加驅(qū)動(dòng)的能力，同時(shí)減小傳輸延時(shí),。為了減小芯片功耗,，應(yīng)盡量減小比較器持續(xù)工作的時(shí)間,，所以采用時(shí)鐘信號(hào)CLK2n控制比較器的輸出級(jí)。

　　設(shè)置M18,，M19,，M20，M21寬長(zhǎng)比為W/L=2 μm/180 nm,，時(shí)鐘信號(hào)CLK2n是CLK1p經(jīng)過(guò)一級(jí)反相器后的信號(hào),。當(dāng)CLK1p為高電平時(shí)，鎖存器復(fù)位,，CLK2n為低電平,，M22截止，反相器不工作,，降低了功耗,，而M23和M24導(dǎo)通，所以比較器在復(fù)位周期時(shí),，比較器的兩個(gè)輸出均為低電平,。反之，比較器處于比較周期時(shí),，CLK2n為高電平,，M22導(dǎo)通，反相器正常工作,，比較器的兩個(gè)輸出端一個(gè)為高電平,，一個(gè)為低電平。

3仿真與分析

　　在TSMC 0.18 μm CMOS工藝下,，采用Cadence公司Spectre系列軟件,，對(duì)高精度電壓比較器電路進(jìn)行仿真，電源電壓1.8 V,，時(shí)鐘頻率100 MHz,，輸入共模電壓1 V。

　　圖6(a)給出了比較器的瞬態(tài)響應(yīng)波形,，分析可知,，當(dāng)比較器處于復(fù)位周期時(shí)，比較器輸出VOUT1和VOUT2均為低電平,，處于比較周期時(shí),，若VIP-VIN＜0.25 V，則鎖存器A,、B節(jié)點(diǎn)初始電壓VA＜VB,，正反饋后VA為低電平，VB為高電平，所以輸出結(jié)果VOUT1為高電平,，VOUT2為低電平,；若VIP-VIN＞0.25 V，則VOUT1為低電平,，VOUT2為高電平,。

　　圖6(b)給出了比較器最小分辨電壓的仿真波形，設(shè)置比較電壓為0 V,，VIP是不斷上升的斜坡信號(hào)0.9 V~1.1 V,，VIN是1 V的直流電壓，差分信號(hào)VIP-VIN隨時(shí)間逐漸增大,。最小分辨電壓是使比較器輸出結(jié)果翻轉(zhuǎn)的最小電壓差,，比較器在M1處保持，在M0處翻轉(zhuǎn),，則M0和M1之間電壓差即為比較器的精度,，約為3.99 mV，相當(dāng)于9位的比較精度,。

　　理想情況下,，比較器的輸出應(yīng)當(dāng)在差分信號(hào)為0 V時(shí)發(fā)生翻轉(zhuǎn)，實(shí)際因?yàn)槠骷嬖谑?，差分信?hào)并不在0 V時(shí)發(fā)生翻轉(zhuǎn),，失調(diào)電壓使比較器的傳輸曲線平移，取M0和M1的中點(diǎn)值作為失調(diào)電壓,，約為

　　Vos=(14.24+18.23)/2=16.235 mV

　　對(duì)于14位的流水線ADC來(lái)說(shuō)，比較器失調(diào)電壓的允許范圍為由本級(jí)量化位數(shù)決定的LSB/2［10］,，對(duì)于第一級(jí)3.5位來(lái)說(shuō),，失調(diào)電壓允許范圍是:

　　16.235 mV＜62.5 mV，故本文比較器的失調(diào)電壓控制在設(shè)定要求以內(nèi),。比較器的具體仿真參數(shù)如表1所示,。

4結(jié)論

　　本文提出了一種應(yīng)用于14位流水線的高精度CMOS動(dòng)態(tài)閂鎖電壓比較器，工作于100 MHz時(shí)鐘頻率,，1.8 V電源電壓,，采用TSMC 0.18 μm工藝設(shè)計(jì)實(shí)現(xiàn)。采用前置差分預(yù)放大電路,，兩級(jí)動(dòng)態(tài)latch正反饋鎖存電路,，輸出緩沖級(jí)電路的設(shè)計(jì)，達(dá)到了要求的性能指標(biāo),。仿真結(jié)果表明,，該比較器的輸入失調(diào)電壓為16.235 mV，最小分辨電壓為3.99 mV，精度達(dá)到了9位,，靜態(tài)功耗2.216 mW,。該比較器已成功應(yīng)用于100 MHz的 14位流水線ADC設(shè)計(jì)中。

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