徐韋佳,，田俊杰,，李延標

　?。ㄖ袊嗣窠夥跑娎砉ご髮W理學院，江蘇 南京 211101）

       摘要：為了實現(xiàn)高性能的流水線ADC,，設計了一種應用于流水線14位ADC的高精度CMOS比較器,，采用全差分結構的前置放大電路、兩級動態(tài)latch鎖存電路和輸出緩沖電路,，具有高精度和低功耗的特點,。前置差分預放大電路放大輸入差分信號，提高了比較器的精度,，其本身的隔離作用使比較器具有較小的回踢噪聲和輸入失調電壓,；兩級正反饋latch結構有效提高了比較器的速度；反相器級聯(lián)的輸出緩沖級電路調整輸出波形，增加驅動能力,。采用TSMC 0.18 μm CMOS工藝,，工作于1.8 V電源電壓、100 MHz頻率,，仿真結果顯示,，該比較器最小分辨電壓是3.99 mV，精度達到9位,，失調電壓為16.235 mV,，傳輸延時為0.73 ns，靜態(tài)功耗為2.216 mW,，已成功應用于14位的流水線ADC,。

　　關鍵詞：比較器；高精度,；正反饋,；失調

　　中圖分類號：TN432文獻標識碼：ADOI： 10.19358/j.issn.1674-7720.2017.06.011

　　引用格式：徐韋佳，田俊杰,，李延標. 應用于14位流水線ADC的高精度比較器電路設計［J］.微型機與應用,，2017,36（6）：33-36.

0引言

　　隨著集成電路的發(fā)展，數(shù)字通信得到廣泛應用,，模數(shù)轉換器（ADC）作為實現(xiàn)模數(shù)轉換的關鍵器件,，也得到了廣泛應用。在諸多不同結構的ADC類型中,，流水線ADC具有高速,、高精度的特點，在保證高速工作的同時,，可以實現(xiàn)其他結構ADC難以實現(xiàn)的高精度,，并且還能滿足相對小面積和低功耗的要求［1 2］。而高精度比較器作為高性能流水線ADC的核心器件,，其精度對ADC的性能起著至關重要的作用,，因此，要實現(xiàn)高性能ADC,，比較器的精度是關鍵,。

　　當前對比較器的研究主要包括多級開環(huán)比較器、開關電容比較器,、動態(tài)鎖存再生比較器等,。多級開環(huán)比較器具有較高的速度和精度，但是由于受到多級放大器的帶寬限制,，速度難以提升,；開關電容比較器可以采用失調消除技術消除失調電壓,，提高精度，但是存在較為嚴重的電荷注入和時鐘饋通效應,，增加了設計難度,；動態(tài)鎖存比較器響應速度快，但是回踢噪聲和失調電壓都比較大,，不適用于高精度系統(tǒng)［3］,。因此，本文提出一種應用于14位流水線ADC的高精度比較器,，工作在100 MHz時鐘頻率下,，具有回踢噪聲小、失調電壓低,、高精度和低功耗的特點，能實現(xiàn)14位流水線ADC的模數(shù)轉換,。

1比較器結構的選取

　　當前,，在高精度或低噪聲系統(tǒng)ADC中，latch鎖存器是動態(tài)比較器中的重要組成部分,，溝道長度越短,，輸入信號越大，鎖存器響應越快,。為了提高響應速度,，在latch鎖存器前前置一級差分放大電路，能夠加速latch的響應時間,。同時,，差分結構可以去除誤差信號成分，有效減少由直流失調電壓,、開關的時鐘饋通,、電荷注入效應而引起的誤差。由于預放大電路內部和輸出端加載隔離電路的作用,，使得其輸出信號多次衰減后到達信號的輸入端,，有效減小了回踢噪聲對預放大電路輸入端信號的影響。因此,，預放大鎖存器的失調電壓主要是預放大電路的失調［45］,。一般傳統(tǒng)的放大器的單位增益帶寬為常數(shù)。為了滿足高精度的要求,，前置預放大器的設計原則是高增益小帶寬,，然而過高的精度會降低比較器的速度［6］。

　　綜上所述,，本文采用前置差分預放大電路作為比較器信號輸入端,，放大倍數(shù)約為10 dB，兼顧精度和速度的要求，其隔離電路減小了latch正反饋產生的回踢噪聲以及失調電壓,，latch鎖存判斷級采用二級正反饋鎖存器來提高比較器的速度,，小尺寸的MOS管可以減小傳輸延時，輸出級采用反相器級聯(lián),，調整波形,，減小延時，增加驅動能力,，保證電路性能,。

2比較器具體電路設計

　　2.1信號輸入端

　　信號輸入端電路結構如圖1所示，Cf是采樣電容,，VIP和VIN分別是比較器的兩個輸入電壓,，Vref+和Vref-是根據(jù)ADC外部環(huán)境需要設置好的電壓，其差值為比較電壓,。VOUT1和VOUT2是比較器的兩個輸出電壓,。開關S1和S2是NMOS管開關，分別由不交迭的時鐘信號CLK1和CLK2控制,。

　　圖2時鐘信號的設置如圖2所示,，CLK2先為高電平，Vref+和Vref-輸入,，采樣電容Cf由于電荷積累,，右端產生電壓Vb，此時CLK1為高電平,，CLK2恢復低電平,，待比較的信號VIP和VIN輸入，又會在Cf右端產生電壓Vip,，

　?。╒ref+－Vb）Cf=（VIP－Vip）Cf

　　根據(jù)電荷守恒，可得：

　　Vip=VIP－Vref++Vb,Vin=VIN－Vref－+Vb

　　Vip＞Vin,，VIP－VIN＞Vref+－Vref－

　　當比較器的輸入差分信號VIP-VIN大于比較電壓Vref+-Vref-時,，Vip＞Vin，比較器進行比較輸出,；反之,，Vip＜Vin。本文中的比較器應用在14位流水線ADC中,，故設置Vref+為0.125 V,，Vref-為-0.125 V，其差值0.25 V則為比較電壓,，采樣電容設置為25 fF,。

　　采用1.8 V直流電源,，如圖2所示，四種頻率為100 MHz的時鐘信號分別是CLK1,，CLK2,，CLK1p，CLK2p,，它們是不交迭時鐘信號,，CLK1n和CLK2n分別由CLK1p和CLK2p經(jīng)過反相器級聯(lián)得到，作用于鎖存電路和輸出級,。

　　2.2前置差分放大電路

　　圖3為前置差分預放大電路,，M1、M2,、M3,、M4、M5,、M6管構成差分放大主體部分,，Vip和Vin是輸入電壓，電流Iout1和Iout2通過電流鏡鏡像給下一級的鎖存電路,。M3和M4作為NMOS差分輸入對管，寬長比設置為W/L=8×2 μm/180 nm,，M1和M2設置為W/L=2 μm/300 nm,，輸入共模電壓為1 V，仿真結果顯示前置差分放大器的增益為11.98 dB,。ISS是電流源,，電流大小為75 μA，M5和M6構成電流鏡,，為差分放大器提供恒定的尾電流ISS,。M8、M9柵極接時鐘信號CLK2p,。當CLK2p為高電平時,， M7和M8導通，形成NMOS的二級管連接,，放大電路不工作,。當CLK2p為低電平時，M7和M8截止,，構成二極管負載連接的差分放大器,，信號Vip和Vin輸入，兩條支路上電流不相等,，這樣把輸入電壓Vip和Vin轉換成為大小不同的輸出電流Iout1和Iout2,，再通過電流鏡鏡像給下一級的鎖存器,。

　　比較器的功耗包括靜態(tài)功耗和動態(tài)功耗，靜態(tài)功耗主要是前置預放大電路的靜態(tài)功耗,。為了減小芯片工作時的功耗,，應盡可能縮短比較器持續(xù)工作的時間。本文設計的優(yōu)點在于,，當CLK2p為高電平時,，比較器處于采樣周期，預放大電路不工作,，有效降低了前置放大器的靜態(tài)功耗,。同時，差分結構對環(huán)境噪聲具有較強的抗干擾能力,，可以去除誤差信號成分,，能夠有效地減少由直流失調電壓、開關的時鐘饋通效應,、電荷注入效應而引起的誤差［7］,。

　　2.3鎖存電路

　　如圖4所示，鎖存電路主體部分是CMOS動態(tài)latch結構,，由M14 和M15組成的電流觸發(fā)的PMOS觸發(fā)器,、M16和M17組成的NMOS觸發(fā)器以及開關M9構成。CLK1p和CLK1n是控制時鐘,，CLK1n時鐘的上升沿和下降沿比CLK1p有一段延時,。

　　鎖存電路的工作分為復位周期和比較周期兩個時段。在復位周期,，CLK1p和CLK1n為高電平,，輸入差分對管的信號Vip-Vin轉化為電流Iout1和Iout2，通過電流鏡鏡像Iin1和Iin2給鎖存電路,。M9導通使得差分電流流過,，故流過節(jié)點A和B的電流相等，因此NMOS觸發(fā)器和PMOS觸發(fā)器不能翻轉,。由于M9具有導通電阻,，所以節(jié)點A和B之間存在約50 mV的電壓差［8］。復位周期,，比較器最終輸出為兩個低電平,。

　　當CLK1p和CLK1n為低電平時，比較器進入比較周期,，M9斷開,，M16和M17形成正反饋連接，因此NMOS觸發(fā)器首先開始再生,。假設VA＞VB,，M16的柵極電壓大于M17,，M16的寄生電容放電使得通過M16的電流I2大于通過M17的電流I1，所以VB減小,。幾百個皮秒后,，PMOS觸發(fā)器也開始再生，進一步加快了整個再生速度,，由于M15的柵極電壓小于M14,，M15導通，M17的寄生電容充電使得A點電壓增加,。由于再生過程是一個強烈的正反饋過程,，這個電壓差被迅速放大直到等于電源電壓，最終,，VA接近電源電壓,，VB接近零電位，此時M14和M17都被截止,。在比較周期,，比較器最終輸出為一高一低兩個電平［9］。

　　設置NMOS觸發(fā)器M16和M17寬長比為W/L=3×3.5 μm/180 nm,，PMOS觸發(fā)器M14和M15寬長比為W/L=3×2.5 μm/180 nm,。為了減小輸入電流對鎖存電路的影響，該設計采用M12和M13兩個PMOS管,。在比較周期,，M12和M13導通，屏蔽了輸入電流,，將差分輸入對管與動態(tài)閂瑣的輸出相隔離，減小了回踢噪聲,。同時,，鎖存器只有在翻轉狀態(tài)才消耗功率，沒有靜態(tài)功耗,。為了加快比較速度,，該級使用了兩級正反饋，只需幾百皮秒的可再生時間,，故能實現(xiàn)快速比較,。

　　2.4輸出緩沖級電路

　　應用到流水線ADC中，該比較器的輸出要接一個輸出緩沖電路,，調整比較器輸出波形,，增強驅動能力。如圖5所示,，輸出緩沖級采用的是兩個反相器級聯(lián),，輸入信號VA和VB分別是上級鎖存電路A,、B節(jié)點處的電壓輸出。

　　由于鎖存器輸出的高電平不是標準電平或波形不理想,，需要使用連續(xù)兩個反相器來給波形整形,，變?yōu)闃藴孰妷旱母唠娖捷敵觯@樣可以增加驅動的能力,，同時減小傳輸延時,。為了減小芯片功耗，應盡量減小比較器持續(xù)工作的時間,，所以采用時鐘信號CLK2n控制比較器的輸出級,。

　　設置M18，M19,，M20,，M21寬長比為W/L=2 μm/180 nm，時鐘信號CLK2n是CLK1p經(jīng)過一級反相器后的信號,。當CLK1p為高電平時,，鎖存器復位，CLK2n為低電平,，M22截止,，反相器不工作，降低了功耗,，而M23和M24導通,，所以比較器在復位周期時，比較器的兩個輸出均為低電平,。反之,，比較器處于比較周期時，CLK2n為高電平,，M22導通,，反相器正常工作，比較器的兩個輸出端一個為高電平,，一個為低電平,。

3仿真與分析

　　在TSMC 0.18 μm CMOS工藝下，采用Cadence公司Spectre系列軟件,，對高精度電壓比較器電路進行仿真,，電源電壓1.8 V，時鐘頻率100 MHz,，輸入共模電壓1 V,。

　　圖6(a)給出了比較器的瞬態(tài)響應波形，分析可知,，當比較器處于復位周期時,，比較器輸出VOUT1和VOUT2均為低電平,，處于比較周期時，若VIP-VIN＜0.25 V,，則鎖存器A,、B節(jié)點初始電壓VA＜VB，正反饋后VA為低電平,，VB為高電平,，所以輸出結果VOUT1為高電平，VOUT2為低電平,；若VIP-VIN＞0.25 V,，則VOUT1為低電平，VOUT2為高電平,。

　　圖6(b)給出了比較器最小分辨電壓的仿真波形,，設置比較電壓為0 V，VIP是不斷上升的斜坡信號0.9 V~1.1 V,，VIN是1 V的直流電壓,，差分信號VIP-VIN隨時間逐漸增大。最小分辨電壓是使比較器輸出結果翻轉的最小電壓差,，比較器在M1處保持,，在M0處翻轉，則M0和M1之間電壓差即為比較器的精度,，約為3.99 mV,，相當于9位的比較精度。

　　理想情況下,，比較器的輸出應當在差分信號為0 V時發(fā)生翻轉,，實際因為器件存在失配，差分信號并不在0 V時發(fā)生翻轉,，失調電壓使比較器的傳輸曲線平移,，取M0和M1的中點值作為失調電壓，約為

　　Vos=(14.24+18.23)/2=16.235 mV

　　對于14位的流水線ADC來說,，比較器失調電壓的允許范圍為由本級量化位數(shù)決定的LSB/2［10］,，對于第一級3.5位來說,，失調電壓允許范圍是:

　　16.235 mV＜62.5 mV,，故本文比較器的失調電壓控制在設定要求以內。比較器的具體仿真參數(shù)如表1所示,。

4結論

　　本文提出了一種應用于14位流水線的高精度CMOS動態(tài)閂鎖電壓比較器,，工作于100 MHz時鐘頻率，1.8 V電源電壓,，采用TSMC 0.18 μm工藝設計實現(xiàn),。采用前置差分預放大電路,，兩級動態(tài)latch正反饋鎖存電路，輸出緩沖級電路的設計,，達到了要求的性能指標,。仿真結果表明，該比較器的輸入失調電壓為16.235 mV,，最小分辨電壓為3.99 mV,，精度達到了9位，靜態(tài)功耗2.216 mW,。該比較器已成功應用于100 MHz的 14位流水線ADC設計中,。

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