文獻標識碼: A
DOI:10.16157/j.issn.0258-7998.179004
中文引用格式: 吳均,黃剛,,莊哲民. 高速串行總線過孔結(jié)構(gòu)優(yōu)化及設(shè)計與仿真協(xié)同流程(HSSO)[J].電子技術(shù)應用,,2017,
43(8):32-36.
英文引用格式: Wu Jun,,Huang Gang,,Zhuang Zhemin. Via structure optimization and cooperation of design and simulation(HSSO)[J].Application of Electronic Technique,2017,,43(8):32-36.
0 引言
隨著高速串行信號速率不斷提高,,在以太網(wǎng)協(xié)議方面,從熟悉的吉赫茲以太網(wǎng)到10 G-KR標準,,到目前主流的100 G-KR4以太網(wǎng),,25/28 G-VSR的設(shè)計,,再到目前56 G-PAM4,,甚至112 G設(shè)計已經(jīng)慢慢登上舞臺,。速率的不斷提高,信號波長也隨之迅速縮短,,對PCB通道來說,,上面的一個小小的過孔,,尺寸相對信號波長來說,,從最初的毫不起眼,到現(xiàn)在和信號波長平起平坐(56 GHz信號的波長在100 mil左右)。在這種情況下,,過孔本身的設(shè)計帶來的阻抗不匹配會對整個通道產(chǎn)生非常大的影響,。過孔的影響慢慢從忽略不計到現(xiàn)在幾乎決定著通道設(shè)計的成敗。而另一方面,,對于過孔結(jié)構(gòu)阻抗的優(yōu)化設(shè)計一直是一個難點,,小小的一個過孔結(jié)構(gòu)里有不少可以優(yōu)化的部分。因此如何能夠在保證仿真精度的情況下高效地對過孔結(jié)構(gòu)進行優(yōu)化成為大家追求的一個熱點話題,。
1 PCB過孔介紹
1.1 過孔類型介紹
過孔是多層PCB的重要組成部分,,起著連接不同層信號的作用。從工藝制程上來說,,PCB過孔一般分為3類,,即盲孔(blind via)、埋孔(buried via)和通孔(through via),,如圖1所示,。
從信號完整性方面來說,我們知道,,過孔會有它自身的寄生電容和寄生電感,,近似的計算公式分別如式(1)、式(2):
其中,,過孔反焊盤直徑為D2,,過孔自身焊盤的直徑D1,PCB的厚度TD,,板基材介電常數(shù)ε,,過孔長度h,過孔鉆孔孔徑d,。
過孔的寄生電容主要會減緩信號的上升時間,,衰減高頻分量。而寄生電感影響更大,,會增加信號間的串擾,,在電源鏈路中,過孔的寄生電感還會降低去耦電容的效果,,削弱濾波的作用,。而它們的組合通常會導致TDR阻抗的下降,成為鏈路中一個很突出的阻抗不匹配點,,嚴重影響高速信號傳輸質(zhì)量,。
1.2 過孔信號完整性影響介紹
由于成本等因素限制,目前業(yè)內(nèi)還是以通孔的使用率最高,,下圖是一個常見的信號通孔的三維模型(cadence sigrity軟件提?。?。通常會存在著下面的優(yōu)化點,如圖2所示,。
從無源參數(shù)來驗證,,沒優(yōu)化的過孔和得到較好優(yōu)化的過孔插入損耗對比如圖3所示。
以28 G/56 GVSR的標準而言,,如果按照上圖未優(yōu)化的結(jié)果,,就一個過孔足以把整個通道的裕量消耗殆盡。如圖4所示,。
2 仿真介紹及仿真測試校準
通過測試和仿真兩種手段獲得所需要的DUT的無源參數(shù),,其中仿真使用業(yè)界比較普遍的TRL校準的形式進行去嵌,并采用Cadence的3D-EM軟件進行仿真,。
本文通過對過孔進行很深入的研究,,制作了不同過孔結(jié)構(gòu)的DUT進行分析。其中選取部分代表性的測試結(jié)果如下,。
2.1 過孔數(shù)量測試驗證
不同過孔數(shù)量的測試驗證如圖5所示,。
3種情況回損和插損結(jié)果對比如圖6所示。
從測試結(jié)果可見1個較長Stub的過孔在高頻時的危害較大,,4個過孔與2個過孔帶來的損耗差異很小,。
2.2 是否進行過孔反焊盤處理的對比驗證
是否進行過孔反焊盤處理的模型對比如圖7所示。對比結(jié)果如圖8所示,。
可見是否進行過孔的反焊盤挖空處理對鏈路影響還是比較大的,。
除了通過測試的方法得到模型的S參數(shù)之外,本文還使用3D-EM軟件仿真,,進行和測試結(jié)果的對比,,結(jié)果如圖9。
可見,,3D-Em仿真結(jié)果與實測結(jié)果能很好的對應,,證明了該軟件的仿真精度是比較理想的。
3 HSSO提高仿真效率
在驗證了該軟件的仿真精度后,,cadence還在今年新推出名為HSSO的流程,,專門針對過孔結(jié)構(gòu)進行非常快速的掃描優(yōu)化,,極大地提高仿真和設(shè)計的效率,。
HSSO(High Speed Structure Optimizer),這個流程集成在3D-EM軟件中,,使用全三維的有限元算法進行求解分析,。相對于傳統(tǒng)的過孔優(yōu)化流程,如圖10所示,,HSSO的主要優(yōu)點包括:
(1)可以從Allegro軟件中截取部分layout,,直接導入3D-EM進行仿真,。對于有些復雜的結(jié)構(gòu)如BGA出線、過孔陣列的建模,,可以明顯提高效率,。
(2)智能識別layout的結(jié)構(gòu),,參數(shù)化焊盤,、反焊盤、Route Keepout,、線寬,、線長,在仿真時實現(xiàn)參數(shù)化掃描,。
(3)提供了RL/IL的mask,,自動生成仿真報告,幫助用戶快速挑選合適的結(jié)構(gòu)參數(shù),。
(4)仿真的互連結(jié)構(gòu)可以導入Allegro中更新或者替換掉優(yōu)化前的layout,,而且整個互連結(jié)構(gòu)是作為一個symbol,避免了layout時被錯誤修改從而導致layout實現(xiàn)和仿真結(jié)構(gòu)不一致的問題,。
從實驗板截取了過孔陣列區(qū)域差分出線方式的例子導入HSSO流程進行仿真優(yōu)化,,如圖11所示。
這個例子中,,對過孔反焊盤大小,、BGA區(qū)域的走線寬度、BGA區(qū)域以外的走線寬度等參數(shù)進行了掃描,。
然后掃描得到每個case的S參數(shù),,如圖12所示。
然后可以設(shè)置模板對上述所有的case進行篩選,,找出符合要求的case,,如圖13所示。
生成仿真報告,,可以看到,,Case1的結(jié)果滿足S參數(shù)模版要求,如圖14所示,。
原始設(shè)計(實線)和優(yōu)化后結(jié)構(gòu)(虛線)的回波損耗和TDR對比,,如圖15所示。
最后還可以把Case11仿真優(yōu)化好的結(jié)構(gòu)導回Allegro,,替換原來的過孔結(jié)構(gòu),,如圖16所示。
4 結(jié)論
(1)越往高速發(fā)展,,過孔的影響越大,,而優(yōu)化過孔的難度也變得越大,。
(2)通過仿真測試的對比,驗證了cadence的3D-EM能提供精確的過孔仿真,。
(3)cadence仿真軟件的HSSO模塊能對過孔結(jié)構(gòu)進行快速和精確的仿真優(yōu)化,,大大提高了過孔優(yōu)化設(shè)計的效率。
參考文獻
[1] 吳均,,王輝,,周佳永.Cadence印刷電路板設(shè)計:Allegro PCB Editor設(shè)計指南.電子工業(yè)出版社.
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[5] An-Yu Kuo.PowerSI-3DFEM Theory,,Accuracy & Performance.
作者信息:
吳 均1,黃 剛1,,莊哲民2
(1.深圳市一博科技有限公司,,廣東 深圳518057;2.Cadence深圳分公司,,廣東 深圳518000)