0 引言

    隨著通訊類電子系統(tǒng)工作頻率的不斷增加，信號完整性問題變得日益突出,，而串?dāng)_是影響信號完整性的重要問題之一，任何一對網(wǎng)絡(luò)之間都存在串?dāng)_,，串?dāng)_超過一定的界限可能引起電路的誤觸發(fā),，導(dǎo)致系統(tǒng)無法正常工作。

    埋入式基板技術(shù)使電子產(chǎn)品系統(tǒng)具有更高的集成度,、靈活性和適應(yīng)性^[1],，目前，隨著信號頻率變高,，電路板的尺寸變小,，埋入式基板中布線密度加大等因素的影響，串?dāng)_問題也越來越不容忽視,。

    針對傳統(tǒng)PCB板中傳輸線間的信號完整性研究,，國內(nèi)外已有較多文獻(xiàn)進(jìn)行相關(guān)報(bào)道。在國內(nèi),，陳建華等人^[2]分析了PCB（Printed Circuit Board）內(nèi)兩地層之間的帶狀線的參數(shù)對相鄰相同參數(shù)的帶狀線近端耦合噪聲和遠(yuǎn)端耦合噪聲的影響,；朱興華等人^[3]研究了傳輸線結(jié)構(gòu)對信號完整性的影響；楊潔等人^[4]在多層微波電路中,，使用電磁仿真軟件HFSS 對過孔進(jìn)行電磁特性分析,，得出過孔散射參數(shù)(S參數(shù))；在國外,，Dries Vande Ginste等人^[5]研究了單條埋入式微帶線和一對耦合的埋入式微帶線的形狀參數(shù)變化對信號完整性的影響,；Yan Dong等人^[6]研究了T形微帶線之間的串?dāng)_；Hyun Ho Park^[7]等人利用傅立葉變換法和匹配模型技術(shù)對微帶線的傳輸性能和反射做了研究,；Monica Zolog等人^[8]研究了微帶線的幾何參數(shù)變化對信號完整性的影響,；韓德強(qiáng)等人研究了如何利用HyperLynx仿真工具保證板級電路設(shè)計(jì)的信號質(zhì)量^[9]。上述學(xué)者的研究成果一方面表明針對PCB中傳輸線串?dāng)_問題研究的必要性,，另一方面也表明針對埋入式基板中傳輸線間的串?dāng)_問題研究較少,，尚無針對埋入式基板內(nèi)相關(guān)參數(shù)對串?dāng)_影響的研究成果。對此,，文中在Cadence仿真平臺上建立埋入式基板內(nèi)傳輸線串?dāng)_仿真分析模型,，研究包括埋入式基板中布線的寬度和厚度、傳輸線間的耦合間距和耦合長度以及基板的介電常數(shù)在內(nèi)的結(jié)構(gòu)參數(shù)變化對傳輸線間串?dāng)_的影響，找出影響規(guī)律并提出抗串?dāng)_措施,，以達(dá)到為進(jìn)一步提高埋入式基板內(nèi)傳輸線抗串?dāng)_性能提供理論指導(dǎo)的目的,。

1 埋入式基板中傳輸線仿真模型

1.1 仿真模型

    文中串?dāng)_仿真在Cadence Allegro 16.6的Sig Xplorer模塊下進(jìn)行，仿真模型如圖1所示,。攻擊網(wǎng)絡(luò)和受害網(wǎng)絡(luò)的傳輸線均為帶狀線,，在仿真過程中，兩網(wǎng)絡(luò)的傳輸線的參數(shù)完全相同,。

    兩傳輸線的橫截面參數(shù)如圖2所示,，用T表示傳輸線厚度，W表示傳輸線寬度,，S表示耦合間距,，D表示基板的介電常數(shù)，傳輸線耦合長度記為L(未在圖2中標(biāo)出),，上述5個(gè)仿真參數(shù)在仿真過程中可以根據(jù)仿真需要進(jìn)行修改,。

1.2 仿真參數(shù)設(shè)置

    仿真中設(shè)置單層埋入式基板厚度是1 mm，攻擊網(wǎng)絡(luò)信號是占空比為1的50 MHz方波,，驅(qū)動電壓為5 V,，輸入輸出端口模型是標(biāo)準(zhǔn)IBIS輸入輸出端口。

1.3 仿真結(jié)果描述

    參考高速PCB中傳輸線串?dāng)_的分析方法^[10],，仿真結(jié)果用被攻擊網(wǎng)絡(luò)的串?dāng)_噪聲波形進(jìn)行描述,。為比較不同參數(shù)對串?dāng)_的影響，將不同參數(shù)下的串?dāng)_波形繪制在同一坐標(biāo)系下,。同時(shí),，選取串?dāng)_波形中絕對值最大的串?dāng)_幅值（串?dāng)_峰值）作為量化標(biāo)準(zhǔn)。

2 埋入式基板中傳輸線的串?dāng)_分析

2.1 基板中傳輸線耦合間距對串?dāng)_影響

    設(shè)置埋入式基板層間厚度為1 mm,，W=4 mil,，T=18 μm，D=4.5,，L=5 mm,，設(shè)置耦合間距分別為0.5 mm，1 mm,，1.5 mm和2 mm,，進(jìn)行仿真，遠(yuǎn)端串?dāng)_仿真波形如圖3和圖4所示,。測量仿真過程中的最大串?dāng)_值進(jìn)行記錄,，如表1所示。

    從圖3和圖4可以看出,，隨著傳輸線耦合間距從0.5 mm增加到2 mm,，近端串?dāng)_和遠(yuǎn)端串?dāng)_都呈減小趨勢,，且變化明顯，而表1的串?dāng)_峰值也反映了同一變化趨勢,。因此,，在埋入式基板的布線過程中，應(yīng)合理控制傳輸線間距,。

    從圖3和圖4中還可以發(fā)現(xiàn),，近端串?dāng)_和遠(yuǎn)端串?dāng)_的波形變化與峰值變化趨勢一致，因此在后續(xù)仿真中僅列出串?dāng)_峰值進(jìn)行量化比較,。

2.2 基板中傳輸線寬度對串?dāng)_影響

    設(shè)置埋入式基板層間厚度為1 mm,，T=18 μm，S=1 mm,，D=4.5,，L=5 mm，參考現(xiàn)行PCB設(shè)計(jì)標(biāo)準(zhǔn),，設(shè)置傳輸線寬度分別為4 mil，8 mil,，10 mil,，15 mil，仿真結(jié)果如表2所示,。

    從表2記錄的串?dāng)_峰值可以看出,，隨著傳輸線寬度從4 mil增加到15 mil，近端串?dāng)_和遠(yuǎn)端串?dāng)_都逐漸減弱,，近端串?dāng)_最大值由42.9 mV減小至32 mV,，遠(yuǎn)端串?dāng)_最大值由36.8 mV減小至16.5 mV。因此,，在進(jìn)行埋入式基板傳輸線的設(shè)計(jì)過程中,，要減少串?dāng)_，在條件允許的條件下,，傳輸線的寬度應(yīng)盡量寬些,。

2.3 基板中傳輸線厚度對串?dāng)_影響

    設(shè)置埋入式基板層間厚度為1 mm，W=4 mil,，S=1 mm,，D=4.5，L=5 mm,，設(shè)置傳輸線厚度分別為18 μm,，25 μm，35 μm,，70 μm進(jìn)行仿真,，結(jié)果如表3所示,。

    表3記錄的串?dāng)_峰值數(shù)據(jù)表明，傳輸線厚度增加,，遠(yuǎn)端串?dāng)_峰值從42.9 mV增至51.96 mV,，近端串?dāng)_峰值變化不明顯，變化范圍僅為35±2 mV,。因此,，埋入式基板設(shè)計(jì)中，進(jìn)行傳輸線的設(shè)置時(shí),，為降低遠(yuǎn)端串?dāng)_,，應(yīng)盡量減小傳輸線厚度。

2.4 基板中傳輸線耦合長度對串?dāng)_影響

    設(shè)置埋入式基板層間厚度為1 mm,，W=4 mil,，S=1 mm，D=4.5,，T=18 μm,，設(shè)置傳輸線耦合長度分別為5 mm，6 mm,，7 mm,，8 mm進(jìn)行仿真，仿真結(jié)果如表4所示,。

    由表4可以看出,，隨著傳輸線耦合長度從5 mm增加到8 mm，近端串?dāng)_和遠(yuǎn)端串?dāng)_都呈增加趨勢,。由此可見,，在不考慮其他因素的影響下，傳輸線耦合長度增加,，傳輸線間的串?dāng)_影響會變大,。因此，在埋入式基板的布線過程中,，應(yīng)盡量減少兩傳輸線間的耦合長度,。

2.5 基板介電常數(shù)對串?dāng)_影響

    設(shè)置埋入式基板層間厚度為1 mm， W=4 mil,，S=1 mm,，T=18 μm，L=5 mm,，設(shè)置基板的介電常數(shù)分別為4.3,，4.4，4.5,，4.6,，仿真結(jié)果如表5所示,。

    由表5可知，基板介電常數(shù)增加,，近端串?dāng)_和遠(yuǎn)端串?dāng)_都有增加的趨勢,，但增加不明顯。因此,，在進(jìn)行埋入式基板的材料選擇時(shí),，在條件允許的情況下，盡量選擇介電常數(shù)小的基板,。

    通過對比表1到表5的近端串?dāng)_峰值和遠(yuǎn)端串?dāng)_峰值發(fā)現(xiàn),，無論在哪一種情況下，遠(yuǎn)端串?dāng)_峰值均大于近端串?dāng)_峰值,，所以在進(jìn)行埋入式基板的設(shè)計(jì)過程中應(yīng)重點(diǎn)考慮控制遠(yuǎn)端串?dāng)_,。

3 基于正交試驗(yàn)設(shè)計(jì)的綜合分析

3.1 埋入式基板中各參數(shù)組合的正交試驗(yàn)設(shè)計(jì)

    正交設(shè)計(jì)是多因子試驗(yàn)中最重要的一種設(shè)計(jì)方法。它是根據(jù)因子設(shè)計(jì)的分式原理,，采用由組合理論推導(dǎo)而成的正交表來安排設(shè)計(jì)實(shí)驗(yàn),，并對結(jié)果進(jìn)行統(tǒng)計(jì)分析的多因子試驗(yàn)方法^[11]。為了綜合分析各因素對傳輸線間串?dāng)_的影響,，并考慮到PCB的設(shè)計(jì)規(guī)范,，根據(jù)上一節(jié)的單因素分析，設(shè)計(jì)了五因素四水平L16(45)的正交試驗(yàn),，如表6所示,。

    由表7可知,，共有16種不同參數(shù)水平組合,，根據(jù)這16種參數(shù)組合進(jìn)行仿真，仿真結(jié)果用遠(yuǎn)端串?dāng)_峰值表示,，如表7最后一列所示,。

3.2 埋入式基板中傳輸線串?dāng)_的極差分析

    極差分析方法，就是利用數(shù)理統(tǒng)計(jì)的方法計(jì)算出正交表中每列的極差R值,，從而可以得到影響因素的主次順序,。某個(gè)因素的極差定義為該因素的最大水平與最小水平之差，極差大表明該因素影響大,，是主要因素,；極差小說明該因素的影響小，為次要因素^[12],。極差分析結(jié)果如表8所示,。

    由表8極差的分析結(jié)果可知極差的大小順序?yàn)镾>L>D>W>T，即影響埋入式基板中傳輸線間串?dāng)_因素的大小排序?yàn)椋簜鬏斁€耦合間距影響最大,，其次是傳輸線間耦合長度,，再次是基板介電常數(shù),，最后是傳輸線寬度和傳輸線厚度。由此分析結(jié)果可以得出,，埋入式基板中的傳輸線耦合間距和耦合長度對串?dāng)_影響較大,，因此在進(jìn)行基于埋入式基板的電路設(shè)計(jì)時(shí)，為保證信號的傳輸性能,，減小串?dāng)_,，要合理設(shè)置兩傳輸線間距，控制兩傳輸線的耦合長度,。

3.3 最優(yōu)組合驗(yàn)證

    由表8極差分析結(jié)果可知,，本次設(shè)計(jì)中的最優(yōu)參數(shù)水平組合是W4T4S4L1D1，即傳輸線寬度15 mil,，傳輸線厚度70 μm,，傳輸線間耦合間距2 mm，耦合長度5 mm,，介電常數(shù)4.3,，采用這些最優(yōu)組合參數(shù)，建立相應(yīng)的仿真分析模型,，對最優(yōu)參數(shù)水平組合進(jìn)行仿真,。在最優(yōu)參數(shù)組合下，近端串?dāng)_和遠(yuǎn)端串?dāng)_的峰值絕對值均小于10 mV,，近端串?dāng)_的峰值為3.68 mV,，遠(yuǎn)端串?dāng)_峰值為7.03 mV，將該水平下的遠(yuǎn)端串?dāng)_峰值與表7的實(shí)驗(yàn)結(jié)果比較發(fā)現(xiàn),，最優(yōu)參數(shù)組合下的遠(yuǎn)端串?dāng)_峰值最小,，由此也進(jìn)一步驗(yàn)證了正交實(shí)驗(yàn)結(jié)果的正確性。

4 結(jié)論

    通過以上分析可知,，在埋入式基板中,，傳輸線間的串?dāng)_會受到傳輸線耦合長度、耦合間距,、傳輸線的寬度和厚度以及基板的介電常數(shù)所影響,，具體結(jié)論如下：

    (1)在其他條件不變，只改變某一因素的情況下,，傳輸線間的串?dāng)_會隨著傳輸線寬度的增加而減?。浑S著傳輸線厚度的增加,，近端串?dāng)_最大值增大,，而遠(yuǎn)端串?dāng)_影響不大；傳輸線間串?dāng)_隨傳輸線耦合間距的增加而減小,、隨傳輸線耦合距離的增加而增加,；隨著基板介電常數(shù)的增大,，最大串?dāng)_值略有增加。

    (2)極差的分析結(jié)果表明：傳輸線間的耦合間距對埋入式基板中傳輸線間串?dāng)_影響最大,，其次是傳輸線耦合長度,，再次是基板介電常數(shù)，最后是傳輸線寬度和傳輸線厚度,；串?dāng)_最小的參數(shù)組合是W4T4S4L1D1,，即傳輸線寬度15 mil，傳輸線厚度70 μm,，傳輸線間耦合間距2 mm,，耦合長度5 mm，介電常數(shù)4.3,。

參考文獻(xiàn)

[1] 林金堵,，吳梅珠.在PCB中埋置有源元件[J].印制電路信息，2010(1)：23-31.

[2] 陳建華.PCB傳輸線信號完整性及電磁兼容特性研究[D].西安：西安電子科技大學(xué),，2010.

[3] 朱興華.印制電路板傳輸線制作工藝對信號完整性的影響與仿真[D].成都：電子科技大學(xué),，2012.

[4] 楊潔.一種微帶線-帶狀線過孔互連結(jié)構(gòu)的電磁特性仿真分析[J].電子技術(shù)與軟件工程，2015(8)：139-141.

[5] Dries Vande Ginste,，Daniel De Zutter.Influence of the trapezoidal cross-section of single and coupled inverted embedded microstrip lines on signal integrity[C].2011 30th URSI General Assembly and Scientific Symposium.Piscataway：IEEE Computer Society,，2011：1-4.

[6] Yan Dong，Sun Li,，Sun Yaxiu,，et al.Analysis and suppression of crosstalk for T-shaped microstrip by using FDTD[J].Journal of Electronics and Information Technology，2007,，29(9)：2283-2286.

[7] Hyun Ho Park.Analysis of microstrip line with bends using fourier transform and mode-matching technique[C].IEICE Transactions on Communications.Tokyo：Maruzen Co.,，Ltd.，2010：1731-1738.

[8] Monica Zolog,，Dan Pitica.Controlling the signal integrity through the geometry of the microstrip on the digital PCBs[C].Electronics System Integration Technology Conference.Piscataway：IEEE Computer Society,，2010：1-6.

[9] 韓德強(qiáng),，謝偉,，劉立哲，等.FPGA開發(fā)板設(shè)計(jì)中的信號完整性分析[J].電子技術(shù)應(yīng)用,，2011,，37(6)：28-31.

[10] 劉正青.高速PCB設(shè)計(jì)中的串?dāng)_分析與控制研究[J].湖南工程學(xué)院學(xué)報(bào)(自然科學(xué)版)，2004,，14(4)：16-19.

[11] 楊德.試驗(yàn)設(shè)計(jì)與分析[M].北京：中國農(nóng)業(yè)出版社,，2002：171-173.

[12] 何少華，文竹青,，婁濤.試驗(yàn)設(shè)計(jì)與數(shù)據(jù)處理[M].長沙：國防科技大學(xué)出版社,，2002：67-68.