文獻(xiàn)標(biāo)識(shí)碼： A
DOI：10.16157/j.issn.0258-7998.173847
中文引用格式： 呂志鵬,，馬小兵，禹衛(wèi)東. JESD204B Subclass1模式時(shí)鐘設(shè)計(jì)與調(diào)試[J].電子技術(shù)應(yīng)用,，2018,，44(4)：56-60.
英文引用格式： Lv Zhipeng，Ma Xiaobing,，Yu Weidong. The design and debug of timing-clock for JESD204B Subclass1 mode[J]. Application of Electronic Technique,，2018，44(4)：56-60.
傳統(tǒng)的數(shù)據(jù)轉(zhuǎn)換器采用CMOS和LVDS等并行傳輸接口，隨著數(shù)據(jù)傳輸速率的不斷提高,，并行傳輸總線逐漸暴露出信號(hào)同步難,、偏移大、抗干擾能力弱,、布局布線面積大,、成本高等問(wèn)題[1],。而高速串行傳輸總線在以上方面則表現(xiàn)出巨大的優(yōu)勢(shì)。JESD204B協(xié)議是國(guó)際組織JEDEC提出的一種高速串行協(xié)議,，用于數(shù)據(jù)轉(zhuǎn)換器與FPGA/ASIC之間的數(shù)據(jù)傳輸,。該協(xié)議的最高傳輸速率為12.5 Gbit/s，具有確定性延時(shí)功能,，能夠保持各通道數(shù)據(jù)的同步傳輸[2-3],。
Subclass1模式是JESD204B協(xié)議完成確定性延時(shí)功能的重要模式，如TI,、ADI等主流半導(dǎo)體廠商的JESD204B接口數(shù)據(jù)轉(zhuǎn)換器產(chǎn)品都具備Subclass1模式,。因此正確理解Subclass1確定性延時(shí)機(jī)制有助于JESD204B接口數(shù)據(jù)轉(zhuǎn)換器的開(kāi)發(fā)，而正確的時(shí)鐘關(guān)系是完成Subclass1模式的重中之重,。本文分析了Subclass1模式的工作原理以及時(shí)鐘設(shè)計(jì)需求,，并根據(jù)該設(shè)計(jì)需求總結(jié)出Subclass1時(shí)鐘調(diào)試方法，利用Xilinx Virtex-7系列FPGA XC7VX690T搭建的JESD204B協(xié)議自收發(fā)回路驗(yàn)證該方法的有效性[4],。
1 JESD204B確定性延時(shí)原理
JESD204B協(xié)議將確定性延時(shí)定義為數(shù)據(jù)從發(fā)射端的并行端口輸入到從接收端并行端口輸出所經(jīng)歷的時(shí)間,。該確定性延時(shí)具有兩層含義：(1)延時(shí)具有可重復(fù)性，不隨時(shí)間或再同步事件而改變,；(2)JESD204B的各個(gè)通道之間具有相同的確定性延時(shí),，從而保證多通道數(shù)據(jù)的同步傳輸。
JESD204B協(xié)議確定性延時(shí)以多幀(Multi Frame)為處理單元,，相應(yīng)的時(shí)鐘信號(hào)為本地多幀時(shí)鐘(Local Multi Frame Clock,，LMFC)。圖1和圖2分別是JESD204B協(xié)議數(shù)據(jù)發(fā)射和接收過(guò)程的時(shí)序圖,。當(dāng)發(fā)射端檢測(cè)到來(lái)自接收端的~SYNC信號(hào)的上升沿時(shí),，在下一個(gè)LMFC的上升沿開(kāi)始發(fā)射ILA(Initial Lane Alignment)數(shù)據(jù)以及后續(xù)的用戶數(shù)據(jù)。由于各通道數(shù)據(jù)到達(dá)接收端的時(shí)間不同,，接收端通過(guò)數(shù)據(jù)緩存器對(duì)先到達(dá)的數(shù)據(jù)進(jìn)行緩存,，并在某一特定時(shí)刻進(jìn)行釋放。該釋放時(shí)刻通過(guò)RBD(Rx Buffer Delay)來(lái)描述,，該參數(shù)以幀的個(gè)數(shù)為計(jì)量單位,，是指緩存器從接收端的某一LMFC上升沿開(kāi)始所經(jīng)歷的緩存時(shí)間。當(dāng)緩存時(shí)間等于RBD幀的持續(xù)時(shí)間時(shí),，緩存器對(duì)數(shù)據(jù)進(jìn)行釋放,，從而完成各通道之間的同步輸出。
由此可見(jiàn),，LMFC是JESD204B完成確定性延時(shí)功能的時(shí)鐘參考,。為了完成多通道數(shù)據(jù)的同步傳輸，各通道之間的LMFC必須同步且邊沿對(duì)齊。
2 Subclass1 LMFC對(duì)齊機(jī)制
Subclass1模式由一個(gè)外部的SYSREF信號(hào)給各通道LMFC提供統(tǒng)一的邊沿對(duì)齊參考,，用器件時(shí)鐘(Device Clock)去采集SYSREF信號(hào)的上升沿來(lái)確定LMFC的對(duì)齊時(shí)刻[2,，5]。器件時(shí)鐘針對(duì)數(shù)據(jù)轉(zhuǎn)換器指的是采樣時(shí)鐘,，針對(duì)FPGA指的是JESD204B邏輯模塊的全局工作時(shí)鐘,，或者是串行收發(fā)器(GTH)的參考時(shí)鐘。器件時(shí)鐘一方面驅(qū)動(dòng)數(shù)據(jù)轉(zhuǎn)換器工作,，另一方面產(chǎn)生JESD204B協(xié)議的各級(jí)時(shí)鐘,，如圖3所示。
SYSREF信號(hào)有3種模式：脈沖模式,、周期模式和間隙性周期模式,。脈沖模式只在鏈路初始同步階段對(duì)LMFC進(jìn)行對(duì)齊。如圖4所示,，在某一時(shí)刻,，器件時(shí)鐘的上升沿采集到SYSREF信號(hào)的低電平，當(dāng)器件時(shí)鐘在接下來(lái)的某一時(shí)刻第一次采集到SYSREF信號(hào)的高電平時(shí),，該時(shí)刻就作為L(zhǎng)MFC對(duì)齊的參考基準(zhǔn),。
周期性模式是指器件時(shí)鐘在每一次捕捉到SYSREF信號(hào)的上升沿時(shí)都會(huì)被判定為一次LMFC對(duì)齊事件，如圖5所示,，對(duì)齊時(shí)刻是在每一個(gè)SYSREF周期內(nèi)器件時(shí)鐘第一次采集到SYSREF高電平的時(shí)刻，且采集時(shí)刻要呈周期性重復(fù),。該模式能夠保持鏈路的穩(wěn)定工作,。
在間隙性周期模式下SYSREF信號(hào)不是時(shí)刻存在的，而是依據(jù)鏈路是否發(fā)出同步請(qǐng)求而定,。當(dāng)鏈路發(fā)出再同步請(qǐng)求時(shí),，數(shù)據(jù)的發(fā)射端和接收端都可以向時(shí)鐘器件發(fā)出請(qǐng)求以產(chǎn)生SYSREF信號(hào)，使得鏈路再次達(dá)到同步狀態(tài),。
由以上闡述可知,，JESD204B Subclass1的時(shí)鐘設(shè)計(jì)必須滿足以下要求：
(1)為了使器件時(shí)鐘能夠采集到SYSREF信號(hào)的上升沿，SYSREF與器件時(shí)鐘之間必須留有足夠的建立保持時(shí)間,。
(2)對(duì)于SYSREF周期模式,，SYSREF與器件時(shí)鐘必須保持同步關(guān)系，從而在每個(gè)SYSREF周期內(nèi),，器件時(shí)鐘都可以在同一時(shí)刻采集到SYSREF信號(hào)的高電平,，進(jìn)而使LMFC保持固定的對(duì)齊邊沿。
3 時(shí)鐘調(diào)試方法
3.1 時(shí)鐘解決方案
TI公司開(kāi)發(fā)的可配置時(shí)鐘芯片LMK04828B是一款低抖動(dòng)時(shí)鐘芯片,，該時(shí)鐘芯片支持多路同步輸出,，共有7組/14路時(shí)鐘輸出端口，每組包含兩路時(shí)鐘輸出，分別輸出器件時(shí)鐘和SYSREF,。該芯片具備數(shù)字延時(shí)和模擬延時(shí)調(diào)節(jié)功能,，能夠調(diào)節(jié)各路時(shí)鐘之間的延時(shí)差，從而使器件時(shí)鐘能夠容易地捕捉到SYSREF信號(hào)的上升沿,。
3.2 調(diào)試方法
3.2.1 SYSREF頻率設(shè)置
SYSREF在脈沖模式下對(duì)頻率沒(méi)有特定要求,。在周期性模式下，頻率必須與LMFC之間呈整數(shù)倍關(guān)系,。根據(jù)圖3可得LMFC與SYSREF的計(jì)算公式如下：
其中,，F(xiàn)表示一幀數(shù)據(jù)中的字節(jié)數(shù)，K表示一個(gè)多幀數(shù)據(jù)中幀的個(gè)數(shù),，R表示LMFC與SYSREF的頻率倍數(shù)關(guān)系,。
3.2.2 SYSREF建立保持時(shí)間調(diào)節(jié)
利用LMK04828B的數(shù)字延時(shí)功能調(diào)整SYSREF與器件時(shí)鐘之間的延時(shí)關(guān)系來(lái)滿足建立保持時(shí)間要求，還可以通過(guò)增加SYSREF信號(hào)的高電平持續(xù)時(shí)間來(lái)實(shí)現(xiàn),。如圖6所示,，用器件時(shí)鐘的上升沿采集SYSREF信號(hào)的上升沿。SYSREF的高電平最小持續(xù)時(shí)間如式(3)所示,，其中T表示器件時(shí)鐘的周期,，Tsu表示建立時(shí)間要求，Th表示保持時(shí)間要求,。此時(shí)SYSREF高電平范圍內(nèi)有兩個(gè)器件時(shí)鐘上升沿,，即便第一個(gè)器件時(shí)鐘上升沿與SYSREF上升沿之間的延時(shí)不滿足建立時(shí)間要求，第二個(gè)器件時(shí)鐘上升沿依然能夠采集到SYSREF的高電平,。
通常情況下可以結(jié)合以上兩種方法來(lái)使SYSREF滿足建立保持時(shí)間要求,。首先利用LMK04828B的數(shù)字延時(shí)功能調(diào)節(jié)器件時(shí)鐘與SYSREF的延時(shí)，將器件時(shí)鐘上升沿滯后于SYSREF,，并保持一段較長(zhǎng)的時(shí)間間隔,。然后通過(guò)增加SYSREF的高電平持續(xù)時(shí)間來(lái)進(jìn)一步保證建立保持時(shí)間。
3.2.3 SYSREF占空比調(diào)節(jié)
SYSREF的高電平持續(xù)時(shí)間并不是越長(zhǎng)越好,，當(dāng)SYSREF高電平持續(xù)時(shí)間過(guò)長(zhǎng)時(shí),，即使器件時(shí)鐘采集到SYSREF的高電平，但是由于不易采集到SYSREF的低電平而無(wú)法被判定為采集到SYSREF的上升沿事件,。通常由LMK04828B直接輸出占空比為50%的SYSREF信號(hào)即可,。
4 實(shí)驗(yàn)驗(yàn)證方案
本實(shí)驗(yàn)搭建FPGA串行數(shù)據(jù)自收發(fā)鏈路，通過(guò)調(diào)整接收端的SYSREF信號(hào)與器件時(shí)鐘之間的延時(shí)關(guān)系以及SYSREF信號(hào)高電平持續(xù)時(shí)間來(lái)驗(yàn)證以上調(diào)試方法[4],。自收發(fā)鏈路結(jié)構(gòu)圖如圖7所示,。
自收發(fā)回路由一片F(xiàn)PGA和一片LMK04828B構(gòu)成。FPGA選取Xilinx公司Virtex-7系列產(chǎn)品XC7VX690T[6],。該片F(xiàn)PGA上集成的高速串行收發(fā)器(GTH)的最高傳輸速率為13.1 Gbit/s,。串行數(shù)據(jù)的發(fā)射與接收通過(guò)JESD-204B IP core來(lái)完成,。該IP core的工作需要全局時(shí)鐘(TX/RXGLBCLK)、GTH的參考時(shí)鐘(TX/RXREFCLK)以及SYSREF信號(hào),，其中TX/RXGLBCLK作為器件時(shí)鐘來(lái)捕捉SYSREF的上升沿,。時(shí)鐘信號(hào)均由LMK04828B提供。FPGA自收發(fā)回路之間通過(guò)4個(gè)lane傳輸數(shù)據(jù),，在串行速率4.8 Gbit/s條件下進(jìn)行測(cè)試,。JESD204B鏈路參數(shù)設(shè)置如表1所示。
根據(jù)Xilinx JESD204B IP core用戶手冊(cè)[7],，全局時(shí)鐘和參考時(shí)鐘的頻率計(jì)算公式為：
根據(jù)表1中的參數(shù)配置可計(jì)算出鏈路的LMFC以及SYSREF的頻率：
為了能夠產(chǎn)生高電平持續(xù)時(shí)間可控的SYSREF信號(hào),，由LMK04828B產(chǎn)生一路與RXGLBCLK同步且頻率是RXGLBCLK 2倍的時(shí)鐘信號(hào)，即圖7中的CLK_GEN_SYSREF的頻率為240 MHz,。FPGA對(duì)該時(shí)鐘進(jìn)行分頻產(chǎn)生接收端的SYSREF信號(hào),，并利用計(jì)數(shù)邏輯控制SYSREF信號(hào)的高電平持續(xù)時(shí)間。
5 實(shí)驗(yàn)結(jié)果
實(shí)驗(yàn)通過(guò)JESD204B IP core的sync,、tx_tready,、rx_tvalid信號(hào)來(lái)觀察鏈路的同步狀態(tài)和數(shù)據(jù)收發(fā)狀態(tài)，其狀態(tài)及意義如表2所示,。圖8～圖11是SYSREF與RXGLBCLK的延時(shí)關(guān)系圖,，分別與實(shí)驗(yàn)1～實(shí)驗(yàn)4相對(duì)應(yīng)。SYSREF與RXGLBCLK之間的數(shù)據(jù)關(guān)系如表3所示,。延時(shí)關(guān)系中符號(hào)為負(fù)表示RXGLBCLK上升沿超前于SYSREF的上升沿,，符號(hào)為正表示RXGLBCLK的上升沿滯后于SYSREF的上升沿。圖12與圖13是通過(guò)FPGA的ILA(Integrated Logic Analyzer)抓取的JESD204B接收端數(shù)據(jù)以及鏈路狀態(tài)信號(hào),。
實(shí)驗(yàn)1對(duì)應(yīng)的鏈路狀態(tài)圖如圖12所示,，此時(shí)sync、tx_tready,、rx_tvalid信號(hào)均處于低電平狀態(tài)，表明鏈路處于同步請(qǐng)求狀態(tài),。由圖2可知,，接收端只有在連續(xù)接收到正確的/K/字符且LMFC對(duì)齊時(shí)接收端才會(huì)拉高sync以撤銷同步請(qǐng)求。所以此時(shí)鏈路不通的原因可能有兩個(gè)：(1)數(shù)據(jù)傳輸出現(xiàn)問(wèn)題,，接收端沒(méi)有接收到正確的/K/字符,；(2)LMFC沒(méi)有達(dá)到對(duì)齊狀態(tài)。
與實(shí)驗(yàn)1相比,，實(shí)驗(yàn)2保持SYSREF的高電平持續(xù)時(shí)間不變,，將RXGLBCLK的上升沿滯后于SYSREF上升沿2.49 ns。實(shí)驗(yàn)3,、實(shí)驗(yàn)4保持RXGLBCLK與SYSREF的延時(shí)關(guān)系不變,，增加SYSREF的高電平持續(xù)時(shí)間,。實(shí)驗(yàn)2、實(shí)驗(yàn)3,、實(shí)驗(yàn)4對(duì)應(yīng)的鏈路狀態(tài)圖如圖13所示,，此時(shí)sync、tx_tready,、rx_tvalid信號(hào)均處于高電平狀態(tài),，表明鏈路已達(dá)同步狀態(tài)，數(shù)據(jù)收發(fā)正常,。從而證明實(shí)驗(yàn)1中鏈路不通是由于LMFC沒(méi)有達(dá)到對(duì)齊狀態(tài)所致,，同時(shí)也證明了通過(guò)調(diào)節(jié)器件時(shí)鐘與SYSREF的延時(shí)關(guān)系或者增加SYSREF的高電平持續(xù)時(shí)間均可使器件時(shí)鐘捕捉到SYSREF的上升沿。實(shí)際調(diào)試中,，可同時(shí)結(jié)合這兩種方法進(jìn)行調(diào)試,。
6 結(jié)論
相比于并行傳輸總線，JESD204B高速串行協(xié)議在傳輸速率,、信號(hào)同步性,、抗干擾性能以及設(shè)計(jì)成本方面具有巨大優(yōu)勢(shì)，已逐漸成為數(shù)據(jù)轉(zhuǎn)換器接口設(shè)計(jì)的主流方案,，而Subclass1模式在JESD204B協(xié)議完成確定性延時(shí)功能方面具有重要作用,。本文分析了JESD204B協(xié)議Subclass1確定性延時(shí)機(jī)制及其時(shí)鐘設(shè)計(jì)要求，總結(jié)出Subclass1模式時(shí)鐘調(diào)試方法,，并設(shè)計(jì)實(shí)驗(yàn)驗(yàn)證了該方法的有效性,，為JESD204B數(shù)據(jù)轉(zhuǎn)換器的開(kāi)發(fā)提供一定的技術(shù)參考。
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作者信息:
呂志鵬1,，2，馬小兵1,，禹衛(wèi)東1
（1.中國(guó)科學(xué)院電子學(xué)研究所,，北京100190；2.中國(guó)科學(xué)院大學(xué) 電子電氣與通信工程學(xué)院,，北京100039）