基于FPGA的數(shù)字三相鎖相環(huán)的優(yōu)化設(shè)計(jì) | |
所屬分類:技術(shù)論文 | |
上傳者:aet | |
文檔大?。?span>307 K | |
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文檔介紹:數(shù)字三相鎖相環(huán)中含有大量乘法運(yùn)算和三角函數(shù)運(yùn)算,占用大量的硬件邏輯資源,。為此,,提出一種數(shù)字三相鎖相環(huán)的優(yōu)化實(shí)現(xiàn)方案,,利用乘法模塊復(fù)用和CORDIC算法實(shí)現(xiàn)三角函數(shù)運(yùn)算,并用Verilog HDL硬件描述語(yǔ)言對(duì)優(yōu)化前后的算法進(jìn)行了編碼實(shí)現(xiàn),。仿真和實(shí)驗(yàn)結(jié)果表明,優(yōu)化后的數(shù)字三相鎖相環(huán)大大節(jié)省了FPGA的資源,,并能快速,、準(zhǔn)確地鎖定相位,具有良好的性能,。 | |
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