眾所周知,，半導(dǎo)體是1960年隨著集成電路的誕生而興起的,，集成電路設(shè)計(jì)技術(shù)遵循摩爾定律,，大約每10年都會(huì)有一次方法學(xué)上的突破,。二十世紀(jì)70年代開始出現(xiàn)了版圖輸入（LE）技術(shù),，到二十世紀(jì)80年代采用布局布線（P＆R）技術(shù),，然后到二十世紀(jì)90年代的綜合（Synthesis）技術(shù),，直至目前的SoC設(shè)計(jì)技術(shù),，每次技術(shù)突破都帶來了設(shè)計(jì)效率上的飛躍,。
近幾年,，集成電路帶動(dòng)VLSI行業(yè)在摩爾定律的“指導(dǎo)”下快速發(fā)展。（摩爾定律,，即集成在芯片上的晶體管數(shù)量大約每兩年增加一倍,。）
與此同時(shí),，集成電路在發(fā)展的同時(shí)，其局限和缺陷被不斷顯現(xiàn)擴(kuò)大,，工藝水平也越來越受到半導(dǎo)體器件的物理限制,，從而帶來了許多新的器件結(jié)構(gòu)、新工藝和新材料的極限,，它不僅使得集成電路的特征尺寸減少,，同時(shí)也使工作時(shí)鐘頻率升高，設(shè)計(jì)復(fù)雜度變高,，電源電壓降低,，功耗變大，而且很多過去可以不關(guān)心的寄生效應(yīng)和參數(shù)等已經(jīng)成為現(xiàn)代設(shè)計(jì)中必須處理的因素,。
隨著半導(dǎo)體產(chǎn)業(yè)技術(shù)的發(fā)展,，集成電路特征尺寸的不斷縮小，晶體管尺寸也隨之縮小,，VLSI行業(yè)不斷改進(jìn)晶體管的結(jié)構(gòu),、材料、制造技術(shù)以及設(shè)計(jì)IC的工具,。
如今,，物聯(lián)網(wǎng)、自動(dòng)駕駛,、機(jī)器學(xué)習(xí),、人工智能和互聯(lián)網(wǎng)流量的需求呈指數(shù)增長，這也給晶體管縮小到7nm節(jié)點(diǎn)帶來了機(jī)遇,，以此獲得更高性能的驅(qū)動(dòng)力,。然而，縮小晶體管尺寸卻存在若干挑戰(zhàn),。
高性能處理器中CMOS晶體管縮小尺寸存在技術(shù)局限
每次縮小晶體管尺寸時(shí),，都會(huì)生成一個(gè)新的技術(shù)節(jié)點(diǎn)。所以我們已經(jīng)看到了如28nm,，16nm等的晶體管尺寸,。毫無疑問，縮小晶體管可以實(shí)現(xiàn)更快的開關(guān),、更高的密度,、更低的功耗，更低的每晶體管成本以及更多的其他增益,。
在現(xiàn)代的按比例縮小基于CMOS的晶體管技術(shù)中，基于CMOS的晶體管可以在28nm節(jié)點(diǎn)上運(yùn)行良好,。然而,，如果將CMOS晶體管縮小到28nm以下,，則短溝道效應(yīng)變得不可控制，在該節(jié)點(diǎn)下,，由drain－source電源產(chǎn)生的水平電場(chǎng)試圖控制通道,。最終導(dǎo)致柵極不能控制遠(yuǎn)離它的漏電路徑。
而CMOS晶體管對(duì)N溝MOSFET柵材料的選擇是n＋多晶硅,，而P溝MOSFET是P＋多晶硅,。隨著器件按比例縮小，柵的電阻增加到開始在寬的器件驅(qū)動(dòng)大的互聯(lián)線能力中引起顯著地延遲,，柵電阻隨器件尺寸的減小而增加,，這是因?yàn)闁砰L變得越來越短，并且由于邊緣效應(yīng),，窄的柵線條比寬的柵線條的方塊電阻高,。并且在氧化層之間有不可忽略的柵電壓降，這個(gè)現(xiàn)象也就是大家俗稱的“多晶硅耗盡”,，器件制造中摻雜劑從柵向溝道的擴(kuò)散,，最終會(huì)影響器件的性能。
FinFET和SOI晶體管面臨的主要挑戰(zhàn)是復(fù)雜的制造工藝
VLSI工業(yè)已采用FinFET和SOI晶體管用于16nm和7nm節(jié)點(diǎn),，因?yàn)檫@兩種結(jié)構(gòu)都能夠防止這些節(jié)點(diǎn)的漏電問題,。這兩種結(jié)構(gòu)的主要目標(biāo)是最大化柵極到溝道的電容并最大限度地減小漏極到溝道的電容。在兩個(gè)晶體管結(jié)構(gòu)中,，引入溝道厚度縮放作為新的縮放參數(shù),。隨著溝道厚度減小，沒有路徑,，因?yàn)樗呀?jīng)遠(yuǎn)離了柵極區(qū)域離,。因此，柵極對(duì)通道具有良好的控制,，這就消除了短通道效應(yīng),。
在絕緣體上SOI晶體管中，由于BOX層,，漏—源寄生結(jié)電容減小,，可以帶來更快的切換。但對(duì)SOI晶體管來說,，它們面對(duì)的主要挑戰(zhàn)是難以在芯片上制造薄硅層,。
隨著表面粗糙度散射增加，同時(shí)減小“硅體”厚度,，這將會(huì)帶來較低的遷移率,。這主要因?yàn)镕inFET是3D結(jié)構(gòu)，所以降低了散熱方面效率。如果進(jìn)一步縮小FinFET晶體管尺寸,，比如低于7nm,，則漏電問題再次出現(xiàn)。再加上如自加熱和閾值平坦化等諸多問題也會(huì)被考慮進(jìn)來,，這就推動(dòng)研究其他可能的晶體管結(jié)構(gòu),，并用新的有效材料替換現(xiàn)有材料的進(jìn)程。
晶體管技術(shù)路線圖
按照最新的國際半導(dǎo)體技術(shù)路線圖,，下一代技術(shù)節(jié)點(diǎn)分別為5nm,，3nm，2．5nm和1．5nm,。在VLSI行業(yè)和學(xué)術(shù)界,，也正在進(jìn)行許多不同類型的研究和研究，以尋找滿足這些未來技術(shù)節(jié)點(diǎn)要求的潛在解決方案,。其中包括了碳納米管FET,、GAA晶體管結(jié)構(gòu)和化合物半導(dǎo)體等用于未來節(jié)點(diǎn)的技術(shù)。
1,、CNTFET － 碳納米管FET：
CNTFET是一個(gè)場(chǎng)效應(yīng)晶體管,，使用半導(dǎo)體CNT作為兩個(gè)金屬電極之間的溝道材料，這就形成了源極和漏極接觸,。
CNTFET的制造是一項(xiàng)非常具有挑戰(zhàn)性的任務(wù),，在商用CNFET技術(shù)的路線圖上，首先接觸電阻方面,，晶體管尺寸減小而帶來的接觸電阻的增加是他們面對(duì)的主要性能問題,，由于晶體管的按比例縮小，接觸電阻顯著增加,，這就帶來晶體管性能下降,。其次碳納米管的合成上，由于只有半導(dǎo)體元件有資格成為晶體管,，因此需要發(fā)明新的工程方法,，在將金屬管與半導(dǎo)體管分離時(shí)獲得明顯更好的結(jié)果。最后在開發(fā)非光刻工藝,，將數(shù)十億個(gè)這些納米管放置在芯片的特定位置上,，這構(gòu)成了極具挑戰(zhàn)性的任務(wù)。
2,、化合物半導(dǎo)體
繼續(xù)晶體管微縮的另一種有希望的方法是選擇表現(xiàn)出更高載流子遷移率的新型材料,，而擁有來自III、V族成分的化合物半導(dǎo)體與硅相比,，明顯擁有更高的遷移率,。根據(jù)各種研究,，化合物半導(dǎo)體與FinFET和GAAFET的集成在更小的節(jié)點(diǎn)處表現(xiàn)出優(yōu)異的性能。
化合物半導(dǎo)體的主要問題是硅和III－V半導(dǎo)體之間的大的晶格失配,，導(dǎo)致晶體管溝道的缺陷,。
有一家公司開發(fā)了一種含有V形溝槽的FinFET進(jìn)入硅襯底。這些溝槽充滿銦鎵砷并形成晶體管的鰭片,。溝槽底部填充磷化銦以減少漏電流。利用這種溝槽結(jié)構(gòu),，已經(jīng)觀察到缺陷在溝槽壁處終止,，從而能夠降低溝道中的缺陷。
結(jié)論
綜上所述,，縮小晶體管節(jié)點(diǎn),，除了減小通道效應(yīng)和設(shè)備能源泄漏之外，其它的問題也須解決,。隨著電場(chǎng)線間距越來越窄,，源和漏極系統(tǒng)越來越小，晶體管的通道電阻也將增大,，這將增加能耗并降低產(chǎn)品性能,。隨著更多的晶體管采用更高的工作頻率，集成電路能耗也將增加,。晶體管在制造過程中所能承受的發(fā)熱量將減小,，這使得對(duì)其添加摻雜保護(hù)涂層的工作難度變得越來越大，控制電流泄漏是相當(dāng)重要的,，其次產(chǎn)品可制造性問題也值得注意,，雖然從22nm節(jié)點(diǎn)到7nm節(jié)點(diǎn)，F(xiàn)inFET已被證明是成功的,，并且它還可以繼續(xù)縮小到另一個(gè)節(jié)點(diǎn),。但還存在各種挑戰(zhàn)，如自加熱,，遷移率降低,，閾值平坦等，因此在未來的晶體管技術(shù)中,，必須改變現(xiàn)有的材料,、結(jié)構(gòu)、EUV光刻工藝和封裝,，才能繼續(xù)延續(xù)摩爾定律,。