0 引言

    集成電路(Integrated Circuit，IC)工藝尺寸根據(jù)摩爾定律不斷縮小,，IC設計的成本越來越高,，難度越來越大,，開發(fā)周期越來越長，產(chǎn)品難以保持長期的競爭力,，尤其在這個科技日益更迭的時代,。而可重用的知識產(chǎn)權(Intellectual Property，IP)核技術可以縮短產(chǎn)品上市時間,，有效地緩解當前芯片研發(fā)所面臨的壓力,。然而，逆向工程^[1]的出現(xiàn)嚴重威脅芯片設計的安全,。攻擊者通過化學腐蝕,、等離子刻蝕、光學成像等方法解剖還原電路設計,，盜用IP核或在沒有授權許可的情況下轉售IP核,，嚴重侵犯知識產(chǎn)權^[2]。據(jù)統(tǒng)計,，每年由于IP侵權問題損失巨額資金^[3],。因此，保護IP核成為半導體行業(yè)關注的焦點,。

    近年來,，有學者提出邏輯混淆的概念來保護電路，通過改變原始的設計結構或插入額外的電路元素來隱藏電路功能,。文獻[4]在電路網(wǎng)表中隨機插入異或門以阻止未經(jīng)授權的IC盜竊,；文獻[5]提出新型防御SAT攻擊電路模塊，提高硬件電路的安全性能,；文獻[6]提出基于雙門的組合邏輯混淆實現(xiàn)對IC的主動控制,；文獻[7]使用混淆模糊技術增加視覺復雜性，減小物理版圖泄漏設計特征的視覺信息,；文獻[8]通過在有源區(qū)中摻雜非常規(guī)的離子使MOS管處于常導通或關斷狀態(tài),，從而達到混淆電路的目的。現(xiàn)有的混淆電路結構大多采用靜態(tài)CMOS結構,，雖能防御逆向工程攻擊,，但面積開銷較大，結構單一,，對多輸入復合門存在局限性,。本文針對已有混淆電路面積開銷大、多樣性不足的缺點,，提出基于虛擬孔的多米諾邏輯混淆電路,，在降低開銷的同時提高電路的安全性能。

1 多米諾邏輯電路

    二輸入多米諾邏輯電路如圖1所示,，A,、B為輸入信號,，CLK為時鐘信號，ZN為輸出信號,，電路工作過程分為預充電和求值兩個階段,。CLK為低電平時，電路工作在預充電階段,，此時電路通過預充電管P1將內(nèi)部節(jié)點M預充電至高電平,，ZN輸出低電平。隨著CLK變?yōu)楦唠娖?，MOS管P1截止,，電路預充電結束，同時求值管N3導通,，電路進入求值階段,，在求值期間輸出最多只發(fā)生一次翻轉。

    多米諾邏輯的扇出通常由一個具有低阻抗輸出的靜態(tài)反相器驅動,，提高抗噪聲能力,。相比傳統(tǒng)多米諾邏輯電路不能實現(xiàn)反相邏輯，通常采用輸入信號取反和雙軌差分結構來解決反相問題,。前者需要提前插入反相器,，實際應用中欠缺靈活性；后者大幅增加面積,、功耗開銷,，只適用于特定場合。因此提出兩級反相器級聯(lián)構成緩沖器的方法實現(xiàn)反相邏輯,，如圖2所示,。

    第一級輸出端采用緩沖器替換反相器的結構，同時在第二級中增加獨立的P3管完成多米諾特性,，即在求值時,，上一級輸出Out1下拉為低電平后，下一級才開始工作,，引起邏輯門的連鎖反應,。在確保功能實現(xiàn)的同時兼顧開銷，提高產(chǎn)能利用率,。由于動態(tài)電路依靠電容存儲電荷,，時間過長容易產(chǎn)生電荷泄漏，電平難以恢復,，需額外增加防泄漏晶體管P4來補償電荷損失,，使動態(tài)節(jié)點的電壓重新恢復到邏輯1。

2 多米諾邏輯混淆電路設計

2.1 二輸入多米諾邏輯混淆電路

    現(xiàn)有的版圖級混淆技術采取在通孔中插入絕緣層或使金屬層之間保留間隙的方法，形成虛擬孔,，從而阻斷金屬之間的電氣連接,，在芯片自頂向下逐層剝離時,，虛擬孔難以識別,，需要花費較高的代價。提出的多米諾邏輯混淆電路利用真實孔和虛擬孔相混合的方式配置版圖接觸孔從而實現(xiàn)與非(NAND),、或非(NOR),、非(INV)的邏輯功能，構成布爾邏輯完備集,。攻擊者在版圖接觸孔配置未知情況下難以還原得到正確的電路網(wǎng)表,，達到迷惑逆向工程的目的。

    二輸入多米諾邏輯混淆電路原理如圖3所示,，圓圈標出來的是接觸孔所在位置,，配置情況如表1所示，當CO₃為真實孔,，CO₁,、CO₂為虛擬孔時，N2,、N3的有源區(qū)與金屬虛接(即形似連接,，實則斷開)，N1,、N4正常工作,，實現(xiàn)NAND功能；當CO₁,、CO₂,、CO₃都為真實孔時，N1,、N2,、N3和N4均正常工作，實現(xiàn)NOR功能,；當CO₁為真實孔,，CO₂、CO₃為虛擬孔時,，N3,、N4的有源區(qū)與金屬虛接，N1,、N2正常工作,，實現(xiàn)INV功能，此時B為無效信號。

2.2 多輸入多米諾邏輯混淆電路設計

    隨著集成電路設計復雜度的日益增加,，對于具有大扇入的邏輯混淆復合門,，互補CMOS就其面積和性能而言代價太大，且設計難度較大,。多輸入多米諾邏輯混淆實現(xiàn)面積更小,，由于負載電容比互補CMOS更小，因此工作速度更快,。具體電路如圖4所示,，用P×Q的矩陣表示n輸入信號間邏輯關系，每個晶體管金屬與有源區(qū)之間的接觸孔根據(jù)設計需要均可配置成虛擬孔,，因此電路實際可實現(xiàn)2n種邏輯功能,，大大提高混淆電路的功能多樣性。對于攻擊者而言,，輸出信號未知,，當上一級的輸出傳遞到下一級作為輸入時，電路的混淆性能將以指數(shù)級增長,，極大提高電路安全性,。

    n輸入多米諾邏輯混淆電路需要n+6個MOS管，當n>6時,，該電路比一個靜態(tài)CMOS混淆電路需要的MOS管數(shù)更少,，如圖5所示，輸入數(shù)越多,，多米諾邏輯混淆在面積開銷上的優(yōu)勢越明顯,。

3 實驗結果與分析

    所設計的電路采用TSMC 65 nm CMOS工藝，由Cadence spectre工具進行瞬態(tài)仿真分析,，如圖6所示,，電源電壓1.2 V，時鐘頻率1 GHz,，結果表明電路具有正確的邏輯功能,。在深亞微米級工藝下，工藝擾動不可避免,，摻雜濃度,、刻蝕程度等工藝偏差容易影響MOS管載流子遷移率。為確保電路在不同晶圓不同批次之間都能正常工作,，使仿真分析結果更接近芯片實際工作環(huán)境,，測試5種工藝角在不同頻率下的功耗與延時，以多米諾與非混淆電路為例,，工作電壓為1.2 V,，環(huán)境溫度為27 ℃,，仿真結果如圖7和圖8所示?？梢钥闯?，功耗隨頻率提高而顯著增加，在ss工藝角最低,；延時隨頻率提高幾乎恒定,，在ff工藝角最小。

    使用Synopsis Design Compiler綜合基準電路ISCAS-89,，將電路網(wǎng)表中的與非門,、或非門和非門隨機替換成多米諾邏輯混淆電路,，替換數(shù)量為總門數(shù)的5%,，替換前后的面積、延時,、功耗開銷如表2所示,。同時，對設計的多米諾邏輯混淆電路與相關文獻進行開銷對比,，如表3所示,，可以發(fā)現(xiàn)，與文獻[6]相比,，功耗開銷降低4.79%,，面積開銷降低2.16%；與文獻[4]相比,，延時開銷降低16.66%,，隨著扇入數(shù)增加，多米諾邏輯混淆面積開銷的優(yōu)勢將顯現(xiàn)出來,。

4 結論

    逆向工程是當今最為常用的解剖產(chǎn)品設計的攻擊手段,，對知識產(chǎn)權構成了嚴重的威脅。本文利用接觸孔的虛實性,，提出一種能有效防御逆向工程攻擊的多米諾邏輯混淆電路設計方案,，使用相同的電路結構實現(xiàn)布爾邏輯完備集。實驗結果表明該設計具有正確的邏輯功能,，與已有的混淆電路設計進行比較,，相關開銷均有所降低，可應用于硬件知識產(chǎn)權保護等信息安全領域,。

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作者信息:

李立威,，汪鵬君，張躍軍

(寧波大學 電路與系統(tǒng)研究所,，浙江 寧波315211）