0 引言

    根據(jù)摩爾定律，在一個(gè)芯片上集成的晶體管的數(shù)目將隨時(shí)間按指數(shù)規(guī)律增長,。嵌入式存儲器SRAM也不例外,，正在按這樣的速度發(fā)展^[1-2]。SRAM主要應(yīng)用于片上系統(tǒng)(System on Chip,，SoC),，隨著SoC的不斷發(fā)展，對嵌入式SRAM提出了大容量,、低成本的需求,，從而刺激了高密度SRAM存儲器的研發(fā)。同時(shí),，快速發(fā)展的CMOS工藝為存儲器集成度的增加提供了實(shí)現(xiàn)條件,。SRAM存儲器的這種高密度發(fā)展趨勢影響著其設(shè)計(jì)復(fù)雜度，在SRAM設(shè)計(jì)時(shí)需要綜合考慮高穩(wěn)定度,、低功耗,、高速等性能特點(diǎn)^[3]。

    本文中,，設(shè)計(jì)不同結(jié)構(gòu)的SRAM存儲單元,，提供相同的供電電壓VDD，分析和比較它們在不同工作狀態(tài)下的穩(wěn)定特性,。

    存儲單元中相互獨(dú)立的晶體管特性是影響SRAM工作性能的重要因素^[4],。通常認(rèn)為,，對SRAM起主要影響作用的特性包括晶體管閾值電壓V_th和溝道長度L等^[5-6],。在分析6T、4T 結(jié)構(gòu)的SRAM工作穩(wěn)定性時(shí),，使用多次蒙特卡洛仿真來考慮晶體管特性的影響,，比較存儲單元在不同工作狀態(tài)下的噪聲容限均值mean、標(biāo)準(zhǔn)方差sigma和mean/sigma值的大小,。所以,，在本文中分析SRAM穩(wěn)定性問題時(shí),，根據(jù)存儲單元的不同工作狀態(tài)區(qū)別分析，包括數(shù)據(jù)保持狀態(tài)的噪聲容限(Retention Noise Margin,，ReNM),、讀工作狀態(tài)的噪聲容限(Read Static Noise Margin，RSNM)和寫操作狀態(tài)的容限(Write Margin,，WM)^[7],。

1 4T SRAM存儲單元結(jié)構(gòu)

    新型的4T SRAM 存儲單元^[8-9]由兩個(gè)PMOS和兩個(gè)NMOS分別作為上拉器件和傳輸器件構(gòu)成。與傳統(tǒng)6T SRAM相比,，4T SRAM減少了兩個(gè)下拉器件,，即驅(qū)動(dòng)器件。

    這種無驅(qū)動(dòng)的4T SRAM在晶體管的類型選取時(shí),，上拉器件選用高閾值電壓(High-Threshold Value,，HVT) 的PMOS晶體管，傳輸器件選用低閾值電壓(Low-Threshold Value,，LVT) 的NMOS晶體管^[10],。

    圖1所示為傳統(tǒng)6T和新型4T SRAM存儲單元版圖。經(jīng)過歸一化處理,，P_METAL表示單元寬度,。可以得出,，相比6T SRAM,，4T SRAM面積減小了20%。

2 新型4T SRAM的理論分析及建模

2.1 數(shù)據(jù)保持Retention 

    圖2所示為數(shù)據(jù)保持工作狀態(tài)下4T SRAM的工作原理示意圖,。

    雙閾值4T結(jié)構(gòu)SRAM在WL低電平條件下保持內(nèi)部節(jié)點(diǎn)存儲的數(shù)據(jù),，然而因?yàn)椴煌瑑?nèi)部節(jié)點(diǎn)表現(xiàn)出不同的穩(wěn)定特性，所以稱為亞穩(wěn)態(tài)存儲單元^[11],。這種4T SRAM一側(cè)內(nèi)部節(jié)點(diǎn)通過上拉晶體管穩(wěn)定地連接到VDD稱為靜態(tài)節(jié)點(diǎn)Static Node(QB),，而另一側(cè)的內(nèi)部節(jié)點(diǎn)由于容易發(fā)生數(shù)據(jù)翻轉(zhuǎn)和波動(dòng)稱為動(dòng)態(tài)節(jié)點(diǎn)Dynamic Node(Q)。動(dòng)態(tài)節(jié)點(diǎn)Q的理想工作狀態(tài)是持續(xù)放電,，維持?jǐn)?shù)據(jù)不發(fā)生變化,。因此，在數(shù)據(jù)保持狀態(tài),，位線Bitline(BL,、BLX)接地。

    同時(shí),，根據(jù)不同閾值電壓的MOS晶體管具有不同的亞閾值區(qū)電流,，即漏電流I_OFF：

其中，W/L為晶體管的寬長比,，V_t為閾值電壓,，S為亞閾值區(qū)擺幅^[12],。

    通過使用HVT的PMOS作為上拉器件，使用LVT的NMOS作為傳輸器件,，來保證漏電流I_{OFF_M3}遠(yuǎn)大于I_{OFF_M1},，實(shí)現(xiàn)動(dòng)態(tài)節(jié)點(diǎn)的‘0’數(shù)據(jù)保持。

    針對這種新型無驅(qū)動(dòng)4T SRAM結(jié)構(gòu),，也可以通過改變晶體管寬長比來調(diào)整漏電流,，但這種方式不僅會帶來額外的存儲單元面積損失，得到的漏電流差也并不如通過調(diào)整晶體管閾值電壓的方式效果明顯,。所以新型4T SRAM設(shè)計(jì)使用不同閾值電壓的晶體管來保持?jǐn)?shù)據(jù),。

2.2 數(shù)據(jù)讀取Read

    圖3所示為4T SRAM在數(shù)據(jù)讀取工作狀態(tài)。

    4T SRAM讀工作前,，BL/BLX預(yù)放電至GND,。WL高電平有效后，4T SRAM的存‘1’內(nèi)部節(jié)點(diǎn)通過BLX放電,，BLX電壓上升,，與BL產(chǎn)生電壓差，這個(gè)電壓差被送到靈敏放大單元,，即可讀出存儲單元存儲的數(shù)據(jù),。

    在數(shù)據(jù)讀取工作時(shí)，BL/BLX預(yù)放電,，當(dāng)WL開啟后,，存‘1’側(cè)上拉管M2與傳輸管M4同時(shí)打開，通路上的電流即為讀電流Read Current,。在當(dāng)前的數(shù)據(jù)讀取工作狀態(tài),，M2工作在線性區(qū)，M4工作在飽和區(qū),。如式(2),、式(3)^[13]所示，M2上的導(dǎo)通電流I_{on_p}給QB節(jié)點(diǎn)寫‘1’,，M4上的導(dǎo)通電流Ion_n給QB節(jié)點(diǎn)寫‘0’,，可能使QB節(jié)點(diǎn)數(shù)據(jù)發(fā)生反轉(zhuǎn)，導(dǎo)致讀紊亂錯(cuò)誤(read disturbance),。

    為增強(qiáng)4T SRAM的讀穩(wěn)定性,，引入讀輔助電路read assist(RA)^[14-15]。本文中選用的讀輔助電路方案：(1)降低字線電壓(Word Line Under Drive,，WLUD),；(2)提升供電電壓(VDD Boost，VDDB),，提供給上拉器件的源極一個(gè)高于VDD的電壓，即增大了上拉器件的導(dǎo)通電流和工作速度,。同時(shí),，上拉器件的襯底應(yīng)與源極保持相同電壓,，保證沒有襯底偏置效應(yīng)的影響。

2.3 數(shù)據(jù)寫入Write

    圖4所示為4T SRAM在數(shù)據(jù)寫入工作狀態(tài),。減少下拉器件有助于4T SRAM的寫操作。這是由于4T結(jié)構(gòu)存儲單元的亞穩(wěn)態(tài)特性導(dǎo)致的,，存‘1’端的內(nèi)部節(jié)點(diǎn)為靜態(tài)節(jié)點(diǎn),，存‘0’端的內(nèi)部節(jié)點(diǎn)為動(dòng)態(tài)節(jié)點(diǎn),。這使得存‘0’端的動(dòng)態(tài)節(jié)點(diǎn)較易受到工作狀態(tài)影響而發(fā)生翻轉(zhuǎn),，進(jìn)而改變靜態(tài)節(jié)點(diǎn)的數(shù)據(jù),，從而完成4T存儲單元的寫操作。

    在存儲單元寫入數(shù)據(jù)時(shí),，將連接存‘0’端內(nèi)部節(jié)點(diǎn)Q的位線置高VDD,，使用快速的LVT晶體管作為傳輸器件,，相對較慢的HVT晶體管作為上拉器件,，滿足連接Q的傳輸晶體管M3工作電流I_{on_n}大于連接QB點(diǎn)的上拉晶體管M2工作電流I_{on_p},，即存儲單元易將數(shù)據(jù)‘0’寫為‘1’,。

    以上兩點(diǎn)使得4T結(jié)構(gòu)存儲單元具有較強(qiáng)的寫能力和較快的寫工作時(shí)間,。

    于是對于6T和4T SRAM的寫容量Write Margin(WM)定義如式(4),、式(5)所示,。

3 仿真結(jié)果分析

    通常存儲單元設(shè)計(jì)需要在單元面積,、速度,、功耗,、良率之間進(jìn)行綜合考慮、折中取舍,。本文針對55 nm CMOS工藝下的傳統(tǒng)6T和雙閾值4T SRAM,，考慮SRAM穩(wěn)定特性與供電電壓的問題，進(jìn)行多次蒙特卡洛仿真,。經(jīng)過數(shù)據(jù)歸一化處理，結(jié)果如表1所示,。

    4T SRAM數(shù)據(jù)保持穩(wěn)定性ReNM相對較差，與6T SRAM相比降低了37.67%。4T SRAM在增加讀輔助電路后,，數(shù)據(jù)讀取工作的穩(wěn)定性RSNM顯著提高，根據(jù)VDDB和WLUD的不同,，穩(wěn)定性提高不同,?？紤]CMOS工藝最高供電電壓VDDB和SRAM讀工作速度限制的最低WLUD,，4T SRAM的讀穩(wěn)定性可提高110%,。新型4T SRAM具有很強(qiáng)的寫能力WM,，寫容限提高183%,。很強(qiáng)的寫能力，也進(jìn)一步說明了它的亞穩(wěn)態(tài)特性,，與傳統(tǒng)6T SRAM相比,，減少兩個(gè)作為驅(qū)動(dòng)的下拉晶體管，更容易受到周圍環(huán)境的影響,，降低了數(shù)據(jù)保持穩(wěn)定性,。而雙閾值晶體管的器件選擇,，進(jìn)一步增強(qiáng)了新型4T SRAM的數(shù)據(jù)寫能力,。

4 結(jié)論

    本文提出了一種新型雙閾值4T SRAM存儲單元,，在55 nm CMOS工藝下,，與傳統(tǒng)6T SRAM相比，實(shí)現(xiàn)了版圖單元面積減小20%,，同時(shí)具有較好的工作穩(wěn)定性和讀寫速度。本次設(shè)計(jì)的關(guān)鍵在于使用漏電少的HVT作為上拉晶體管,，速度快的LVT作為傳輸晶體管,。這種雙閾值的設(shè)計(jì)是實(shí)現(xiàn)數(shù)據(jù)保持工作狀態(tài)穩(wěn)定性的關(guān)鍵,，同時(shí),，有助于存儲單元進(jìn)行數(shù)據(jù)寫操作。對于讀穩(wěn)定性問題,，通過讀輔助電路實(shí)現(xiàn)有效改善。對新型4T SRAM的不斷研究,，有助于未來高密度,、低功耗的SRAM設(shè)計(jì)發(fā)展,。

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作者信息:

張露漩1,，喬樹山1,，2,，郝旭丹3

（1.中國科學(xué)院大學(xué) 微電子學(xué)院,，北京100029,；2.中國科學(xué)院微電子研究所,，北京100029;

3.中芯國際集成電路制造有限公司，北京100176）