0 引言

    隨著消費(fèi)類電子產(chǎn)品,、網(wǎng)絡(luò)產(chǎn)品等市場的快速發(fā)展,，低成本、高速,、低功耗和多功能的嵌入式系統(tǒng)的需求給集成電路設(shè)計(jì)行業(yè)帶來了更大的挑戰(zhàn),，實(shí)現(xiàn)更多復(fù)雜功能的單芯片集成度越來越高，同時單芯片功耗,、成本也隨之增長,。目前,，芯片的面積和功耗問題制約著芯片性能進(jìn)一步提高,，面積優(yōu)化、低功耗設(shè)計(jì)在現(xiàn)代芯片設(shè)計(jì)中越發(fā)重要,，頻率,、功耗、面積（PPA）指標(biāo)已經(jīng)是集成電路設(shè)計(jì)的重要指標(biāo)之一^[1],，通常在流片之前設(shè)計(jì)人員借助EDA工具對芯片的面積和功耗做一次精確的估算,，芯片的面積及功耗是評估是否滿足設(shè)計(jì)要求的重要參數(shù)之一。

    集成電路設(shè)計(jì)按照設(shè)計(jì)抽象層次可分為系統(tǒng)算法級,、寄存器傳輸級,、邏輯電路級和晶體管級。在超深亞微米工藝下的集成電路設(shè)計(jì)中,，針對面積優(yōu)化和低功耗設(shè)計(jì),，從晶體管級到系統(tǒng)算法級各層次都有相關(guān)方面的研究，抽象層次越高其優(yōu)化效果越明顯,。文獻(xiàn)[2]詳細(xì)講述數(shù)字集成電路在系統(tǒng)級,、寄存器級、晶體管級等各個層次目前主流的低功耗設(shè)計(jì)方法,。其中,，系統(tǒng)算法級主要采取的是軟硬件協(xié)同設(shè)計(jì)、功耗管理等方法降低系統(tǒng)級功耗,。寄存器傳輸級主要采用編碼技巧,、門控時鐘等技術(shù)來減低信號跳變的次數(shù),。邏輯電路級和晶體管級主要是從邏輯表達(dá)式設(shè)計(jì)、先進(jìn)的制造工藝等方法實(shí)現(xiàn)低功耗設(shè)計(jì),。目前減少芯片面積主要采用新的工藝,、邏輯電路設(shè)計(jì)等方法來達(dá)到目標(biāo)，文獻(xiàn)[3]從進(jìn)位選擇器邏輯電路設(shè)計(jì)縮小芯片面積,。本文基于一款成功流片的SoC芯片項(xiàng)目,，從系統(tǒng)級優(yōu)化面積和低功耗設(shè)計(jì)。

1 功耗,、面積問題分析

    芯片的功耗主要有靜態(tài)功耗和動態(tài)功耗^[3],，計(jì)算門級SoC功耗的估算為式(1)：

    靜態(tài)功耗（Cell Leakage Power）主要是由CMOS電路結(jié)構(gòu)導(dǎo)致的漏電流功耗和旁置電路功耗。漏電流功耗可以從工藝庫中查找對應(yīng)的功耗,，項(xiàng)目一旦完成設(shè)計(jì),，靜態(tài)功耗P_LeakageTotal基本就能計(jì)算出來。相對于動態(tài)功耗,，靜態(tài)功耗對集成電路設(shè)計(jì)影響不大^[5],，可以忽略不計(jì)，一般低功耗設(shè)計(jì)基本都是針對動態(tài)功耗,。

    動態(tài)功耗主要由短路電流（Cell Internal Power）和開關(guān)電容（Net Switching Power）組成,。P_Switching是單元門器件輸出端i負(fù)載電容充放電的功耗，TR(i)為線i的信號跳變率,，即單位時間內(nèi)信號由低電平到高電平,、由高電平到低電平的跳變次數(shù)；C_Load(i)為門器件輸出端i的線載電容,。

    P_Internal是由單元門器件電容充放電,、P晶體管和N晶體管在關(guān)閉和打開過程中短路形成的功耗。TR(z)表示器件輸出端的信號跳變率,。從式(3)和式(4)可以看出,，動態(tài)功耗與信號的跳變、電容有直接關(guān)系,，而工作頻率直接影響信號的跳變以及電容的充放電,，可見，工作頻率與P_Switching,、P_Internal是強(qiáng)相關(guān)關(guān)系,。

    芯片的面積由組合邏輯面積(Combinational Area)、緩沖器和反相器面積(Buf/Inv Area),、非組合邏輯面積(Noncombinational Area)等面積組成,。在超深亞微米工藝條件下,，邏輯組合電路利用半導(dǎo)體開關(guān)元件導(dǎo)通,、截止的工作特性實(shí)現(xiàn)邏輯運(yùn)算。利用門電路在不同頻率下的開關(guān)工作原理，調(diào)節(jié)時鐘信號減少面積,，如優(yōu)化邏輯通路不同的時間延遲,，合理規(guī)劃不同觸發(fā)器件的不同延遲,，從而實(shí)現(xiàn)面積優(yōu)化^[6],。

    面積的大小關(guān)系到芯片的成本，功耗的高低關(guān)系到芯片的性能,。在符合功能設(shè)計(jì)要求情況下,，面積越小，成本越低,，功耗越低,，性能越穩(wěn)定。衡量面積與功耗是一種常見的手段,，本文針對已經(jīng)完成設(shè)計(jì)的項(xiàng)目,，保持其性能不變，重點(diǎn)研究如何通過動態(tài)頻率進(jìn)一步綜合優(yōu)化面積和降低功耗,。

2 動態(tài)頻率閉環(huán)設(shè)計(jì)

    對于系統(tǒng)級芯片設(shè)計(jì)中,，根據(jù)系統(tǒng)設(shè)計(jì)的具體功能要求，一般就基本確認(rèn)芯片的工藝,、運(yùn)行工作頻率等參數(shù)要求范圍,；其次根據(jù)項(xiàng)目設(shè)計(jì)需求設(shè)計(jì)約束條件，基于約束條件在EDA工具進(jìn)行仿真驗(yàn)證,；最后通過精確的功耗和面積估算完成設(shè)計(jì),，設(shè)計(jì)流程如圖1所示,。其中,，工程師只對設(shè)計(jì)值作出規(guī)定的響應(yīng)，沒有通過多次仿真結(jié)果動態(tài)調(diào)節(jié)工作頻率,，大多都是靠工程師的經(jīng)驗(yàn)來設(shè)計(jì),，通過經(jīng)驗(yàn)值給定大概工作頻率，按照圖1的設(shè)計(jì)流程通過EDA工具再一次進(jìn)行精確的仿真并實(shí)現(xiàn)設(shè)計(jì),。圖1所示的設(shè)計(jì)流程圖可以認(rèn)為是開環(huán)設(shè)計(jì),。該設(shè)計(jì)優(yōu)點(diǎn)是工作流程簡單，但最優(yōu)頻率選擇精度不高,，自動糾偏的能力較弱,，對于經(jīng)驗(yàn)不足的工程師，存在偏高功耗和面積的風(fēng)險,。

    由式（1）可知,，各節(jié)點(diǎn)的信號跳變率決定著芯片功耗，信號的跳變率由時鐘源決定,，根據(jù)上述分析芯片面積與工作頻率直接相關(guān),。本文不更改原有的項(xiàng)目設(shè)計(jì),，在原有開環(huán)設(shè)計(jì)流程(圖1)中，建立反饋和訓(xùn)練通道,，動態(tài)頻率為調(diào)節(jié)參數(shù),，實(shí)現(xiàn)動態(tài)頻率閉環(huán)設(shè)計(jì)(如圖2所示)。動態(tài)頻率閉環(huán)設(shè)計(jì)通過多組工作頻率下對應(yīng)的功耗和面積數(shù)據(jù)進(jìn)行反饋和訓(xùn)練,，建立工作頻率,、功耗、面積的數(shù)學(xué)模型,，綜合考慮面積,、功耗兩個重要指標(biāo)，計(jì)算出最優(yōu)的工作頻率實(shí)現(xiàn)優(yōu)化面積和降低功耗設(shè)計(jì),。

    動態(tài)頻率閉環(huán)設(shè)計(jì)流程如圖3所示,，主要步驟如下：

    （1）項(xiàng)目設(shè)計(jì)要求。根據(jù)項(xiàng)目功能設(shè)計(jì)要求,，編寫時序等約束條件,，并確認(rèn)目標(biāo)頻率的有效范圍。

    （2）實(shí)驗(yàn)仿真,。編寫腳本,，給定頻率初始值，運(yùn)用EDA工具綜合,，并給出Timing,、Area、Power的報告,。

    （3）數(shù)據(jù)記錄,。記錄多組不同的工作頻率下，芯片面積,、功耗等相關(guān)參數(shù),。

    （4）數(shù)據(jù)篩選。保持功能不變,，篩選所有滿足約束條件的芯片面積和芯片功耗具體參數(shù),。

    （5）建立模型。根據(jù)記錄的數(shù)據(jù),，分別建立面積與頻率,、功耗與頻率數(shù)學(xué)模型。

    （6）求最優(yōu)解,。綜合兩組數(shù)學(xué)模型,，并求出工作頻率的最優(yōu)解。

    基于動態(tài)頻率閉環(huán)設(shè)計(jì),，相對于開環(huán)設(shè)計(jì),，動態(tài)功率閉環(huán)設(shè)計(jì)精度高,，選擇最優(yōu)的工作頻率實(shí)現(xiàn)面積優(yōu)化和降低功耗；其次適應(yīng)性強(qiáng),，閉環(huán)設(shè)計(jì)可以適應(yīng)于不同的項(xiàng)目中,，無需具備豐富經(jīng)驗(yàn)的工程師，有效地減少項(xiàng)目試錯成本,，提高項(xiàng)目設(shè)計(jì)效率,。本文基于一款已經(jīng)成功流片0.11 μm工藝的SoC芯片，項(xiàng)目設(shè)計(jì)工作頻率為50 MHz,，實(shí)際功能需求最低功耗為36 MHz,，運(yùn)用本方法在這一款芯片上進(jìn)行進(jìn)一步的優(yōu)化面積和降低功耗設(shè)計(jì)。

3 實(shí)驗(yàn)仿真

    根據(jù)動態(tài)功耗閉環(huán)設(shè)計(jì),，篩選通過約束條件的芯片面積和芯片功耗的數(shù)據(jù),，通過曲線擬合分別建立面積&時鐘周期和功耗&時鐘周期的數(shù)學(xué)模型，如圖4,、圖5所示,。

    其中，由圖4建立芯片面積與時鐘周期的數(shù)學(xué)模型如式(5)所示：

    通過計(jì)算可知,，時鐘周期t=22 ms,，工作頻率f=1/t=45 MHz是本設(shè)計(jì)的最優(yōu)解。表1和表2分別為工作頻率45 MHz和50 MHz下仿真測試記錄的芯片面積和芯片功耗數(shù)據(jù),。

    根據(jù)表1,、表2可以看出，工作頻率45 MHz下的芯片總體相對比原有工作頻率50 MHz下的芯片面積縮小約0.59%,，其中組合邏輯面積縮小1.17%,，緩沖器和反相器面積縮小1.36%。芯片的功耗相對比面積優(yōu)化幅度更加明顯,，工作頻率45 MHz下的芯片總體功耗相對比原有工作頻率50 MHz下的芯片功耗減少9.01%,，其中短路電流功耗和開關(guān)電容功耗分別減少9.09%,、9.10%,。

4 結(jié)論

    保持原設(shè)計(jì)不變，本文基于系統(tǒng)級動態(tài)功耗閉環(huán)設(shè)計(jì),，進(jìn)一步減少面積和降低功耗,，通過數(shù)據(jù)收集及仿真分析表明：本文提出的優(yōu)化方法設(shè)計(jì)可以取得較好的優(yōu)化面積和功耗，在實(shí)際工程中具有一定的參考價值,。

參考文獻(xiàn)

[1] ROY K,，PRASAD S.Low-power CMOS VLSI circuit design[M].Wiley，2000.

[2] 王冠軍,，周勇,，趙瑩,，等.VLSI電路低功耗設(shè)計(jì)研究進(jìn)展[J].微電子學(xué)，2011,，41(2)：279-284.

[3] CHOURASIA A.Area optimized adder design using carry selection logic in power-constrained environments[J].International Journal of Engineering Innovation & Research,，2017，6(1)：48-50.

[4] MACII E,，ZAFALON R.Low-power EDA technologies：state-of-the-art and beyond[C].2006 Advanced Signal Processing,，Circuit and System Design Techniques for Communications.IEEE，2006：3-43.

[5] 常曉濤,，張志敏,，王鑫.基于時鐘樹功耗預(yù)提取的SoC功耗估計(jì)方法[J].計(jì)算機(jī)工程，2006,，32(1)：234-236.

[6] NEVES J L,，F(xiàn)RIEDMAN E G.Optimal clock skew scheduling tolerant to process variations[C].33rd Design Automation Conference Proceedings，1996.

作者信息:

詹瑞典1,，2,，楊家昌1，2

(1.佛山芯珠微電子有限公司,，廣東 佛山528225,；2.廣東工業(yè)大學(xué) 自動化學(xué)院，廣東 廣州510006)